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公開番号2025040394
公報種別公開特許公報(A)
公開日2025-03-24
出願番号2024108013
出願日2024-07-04
発明の名称半導体装置、及び、電力変換装置
出願人三菱電機株式会社
代理人個人,個人
主分類H10D 84/80 20250101AFI20250314BHJP()
要約【課題】導通損失の低減と、サージ電流耐量の向上とが実現可能な技術を提供することを目的とする。
【解決手段】複数列のうちの隣り合う2列にわたり、ショットキーバリアダイオード領域及びpn接合ダイオード領域のそれぞれが、列方向に沿って互い違いに設けられている。隣り合う2列の間に位置するゲート電極は、ショットキーバリアダイオード領域とpn接合ダイオード領域との列方向での境界に対応して歪むことによって、列方向に沿って蛇行する、または、傾斜方向に沿って階段状に延在する。
【選択図】図1
特許請求の範囲【請求項１】
第１導電型を有する半導体層と、
前記半導体層の少なくとも上部に設けられた上面構造と、
前記上面構造を覆うソース電極と
を備え、
前記上面構造は、
ゲート電極と、
前記ゲート電極を包含する絶縁層と、
上面視において、予め定められた列方向を有する複数列のそれぞれに配列されたショットキーバリアダイオード領域及びｐｎ接合ダイオード領域と
を含み、
前記複数列のうちの隣り合う２列にわたり、前記ショットキーバリアダイオード領域及び前記ｐｎ接合ダイオード領域のそれぞれが、前記列方向に沿って互い違いに設けられ、
前記隣り合う２列の間に位置する前記ゲート電極は、前記ショットキーバリアダイオード領域と前記ｐｎ接合ダイオード領域との前記列方向での境界に対応して歪むことによって、前記列方向に沿って蛇行する、または、前記上面視における前記上面構造の不純物の注入方向に対して傾斜した方向である傾斜方向に沿って階段状に延在する、半導体装置。
続きを表示（約 1,700 文字）【請求項２】
請求項１に記載の半導体装置であって、
前記ゲート電極は前記列方向に沿って蛇行し、
前記ショットキーバリアダイオード領域の前記絶縁層に設けられたコンタクトホールの幅をｗ１とし、前記ｐｎ接合ダイオード領域の前記絶縁層に設けられたコンタクトホールの幅をｗ２とし、前記ゲート電極の幅をｗ３とした場合に、｜ｗ１－ｗ２｜／２＜ｗ３が成り立つ、半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記ゲート電極は前記傾斜方向に沿って階段状に延在し、
前記ショットキーバリアダイオード領域の前記絶縁層に設けられたコンタクトホールの幅をｗ１とし、前記ｐｎ接合ダイオード領域の前記絶縁層に設けられたコンタクトホールの幅をｗ２とし、前記ゲート電極の幅をｗ３とした場合に、｜ｗ１－ｗ２｜＜ｗ３が成り立つ、半導体装置。
【請求項４】
請求項１から請求項３のうちのいずれか１項に記載の半導体装置であって、
前記絶縁層は、断面視において上面と側面との間に曲面を有する、半導体装置。
【請求項５】
請求項１から請求項３のうちのいずれか１項に記載の半導体装置であって、
前記ショットキーバリアダイオード領域は、
前記半導体層上に選択的に設けられた第２導電型を有する第１不純物層と、
前記第１不純物層上に選択的に設けられ、前記第１不純物層よりも不純物濃度が高い前記第２導電型を有する第２不純物層と、
前記第１不純物層上に選択的に設けられ、前記第１導電型を有する第３不純物層と、
前記ｐｎ接合ダイオード領域に設けられずに、前記第２不純物層及び前記第３不純物層に電気的に接続されたオーミック金属層と
を含む、半導体装置。
【請求項６】
請求項１から請求項３のうちのいずれか１項に記載の半導体装置であって、
前記ショットキーバリアダイオード領域は、
前記半導体層上に選択的に設けられた第２導電型を有する第１不純物層と、
前記第１不純物層の上部及び側部と接し、前記第１不純物層よりも不純物濃度が高い前記第２導電型を有する第２不純物層と、
前記第２不純物層の上部及び前記第１不純物層の側部と接し、前記第１導電型を有する第３不純物層と、
前記第３不純物層から前記半導体層まで達する溝に設けられ、前記ソース電極、前記第２不純物層及び前記第３不純物層と電気的に接続されたショットキー金属層と
を含む、半導体装置。
【請求項７】
請求項１から請求項３のうちのいずれか１項に記載の半導体装置であって、
前記ｐｎ接合ダイオード領域は、
前記半導体層上に選択的に設けられた第２導電型を有する第１不純物層と、
前記第１不純物層の上部及び側部と接し、前記第１不純物層よりも不純物濃度が高い前記第２導電型を有する第２不純物層と、
前記第２不純物層の上部及び前記第１不純物層の側部と接し、前記第１導電型を有する第３不純物層と、
前記ショットキーバリアダイオード領域に設けられずに、前記第３不純物層から前記第２不純物層まで達する溝に設けられ、前記第２不純物層及び前記第３不純物層と電気的に接続されたオーミック金属層と
を含む、半導体装置。
【請求項８】
請求項６に記載の半導体装置であって、
前記ショットキーバリアダイオード領域は、
前記第２不純物層及び前記第３不純物層と、前記ショットキー金属層との間の設けられたオーミック金属層をさらに含む、半導体装置。
【請求項９】
請求項１から請求項３のうちのいずれか１項に記載の半導体装置を有し、入力される電力を変換して出力する変換回路と、
前記半導体装置を駆動する駆動信号を前記半導体装置に出力する駆動回路と、
前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と
を備える、電力変換装置。

発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置、及び、電力変換装置に関する。
続きを表示（約 3,900 文字）【背景技術】
【０００２】
ｐｎ接合ダイオードを寄生内蔵ダイオードとして有するプレーナ型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect-Transistor）が、炭化珪素を用いた半導体装置として提案されている。このような半導体装置において、ｐｎ接合ダイオードに還流電流が流れると、ｐｎ接合において積層欠陥が成長し、ＭＯＳＦＥＴの信頼性を低下する。一方、ｐｎ接合ダイオードの代わりにショットキーバリアダイオード（ＳＢＤ）をＭＯＳＦＥＴに設けると、ＭＯＳＦＥＴの信頼性が改善するが、ｐｎ接合ダイオードと比較してＳＢＤはサージ電流耐量が低いため、サージ電流耐量が低下する。そこで、ＳＢＤのメリットとｐｎ接合ダイオードのメリットとが得られるように、ＳＢＤを内蔵するＭＯＳＦＥＴにｐｎ接合ダイオードを設ける構成が提案されている（例えば特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
特開２０２３－７７１１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来技術では、複数のＳＢＤのグループと、複数のｐｎ接合ダイオードのグループとが別々に偏在するように設けられており、導通損失の低減と、サージ電流耐量の向上とに改善の余地があった。
【０００５】
そこで、本開示は、上記のような問題点に鑑みてなされたものであり、導通損失の低減と、サージ電流耐量の向上とが実現可能な技術を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本開示に係る半導体装置は、第１導電型を有する半導体層と、前記半導体層の少なくとも上部に設けられた上面構造と、前記上面構造を覆うソース電極とを備え、前記上面構造は、ゲート電極と、前記ゲート電極を包含する絶縁層と、上面視において、予め定められた列方向を有する複数列のそれぞれに配列されたショットキーバリアダイオード領域及びｐｎ接合ダイオード領域とを含み、前記複数列のうちの隣り合う２列にわたり、前記ショットキーバリアダイオード領域及び前記ｐｎ接合ダイオード領域のそれぞれが、前記列方向に沿って互い違いに設けられ、前記隣り合う２列の間に位置する前記ゲート電極は、前記ショットキーバリアダイオード領域と前記ｐｎ接合ダイオード領域との前記列方向での境界に対応して歪むことによって、前記列方向に沿って蛇行する、または、前記上面視における前記上面構造の不純物の注入方向に対して傾斜した方向である傾斜方向に沿って階段状に延在する。
【発明の効果】
【０００７】
本開示によれば、複数列のうちの隣り合う２列にわたり、ショットキーバリアダイオード領域及びｐｎ接合ダイオード領域のそれぞれが、列方向に沿って互い違いに設けられ、隣り合う２列の間に位置するゲート電極は、ショットキーバリアダイオード領域とｐｎ接合ダイオード領域との列方向での境界に対応して歪むことによって、列方向に沿って蛇行する、または、上面視における前記上面構造の不純物の注入方向に対して傾斜した方向である傾斜方向に沿って階段状に延在する。このような構成によれば、導通損失の低減と、サージ電流耐量の向上とを実現することができる。
【図面の簡単な説明】
【０００８】
実施の形態１に係る半導体装置の構成を示す上面図である。
実施の形態１に係る半導体装置の一部の構成を示す上面図である。
実施の形態１に係る半導体装置の構成を示す断面図である。
実施の形態１に係る半導体装置の構成を示す断面図である。
実施の形態１に係る半導体装置の製造工程を示す断面図である。
実施の形態１に係る半導体装置の製造工程を示す断面図である。
実施の形態１に係る半導体装置のｗ１及びｗ２と導電損失との関係を示す図である。
実施の形態１の変形例に係る半導体装置の一部の構成を示す上面図である。
実施の形態１の変形例に係る半導体装置の構成を示す断面図である。
実施の形態１の変形例に係る半導体装置の構成を示す断面図である。
実施の形態２に係る半導体装置の構成を示す上面図である。
実施の形態２に係る半導体装置の一部の構成を示す上面図である。
実施の形態２に係る半導体装置の構成を示す断面図である。
実施の形態２に係る半導体装置の構成を示す断面図である。
実施の形態２に係る半導体装置の製造工程を示す断面図である。
実施の形態３に係る半導体装置の構成を示す上面図である。
実施の形態３に係る半導体装置の一部の構成を示す上面図である。
実施の形態３に係る半導体装置の構成を示す断面図である。
実施の形態３に係る半導体装置の構成を示す断面図である。
実施の形態３に係る半導体装置の製造工程を示す断面図である。
実施の形態３に係る半導体装置の製造工程を示す断面図である。
実施の形態４に係る半導体装置の構成を示す上面図である。
実施の形態４に係る半導体装置の一部の構成を示す上面図である。
実施の形態４に係る半導体装置の構成を示す断面図である。
実施の形態４に係る半導体装置の構成を示す断面図である。
実施の形態４に係る半導体装置の製造工程を示す断面図である。
実施の形態４に係る半導体装置の製造工程を示す断面図である。
実施の形態５に係る半導体装置の構成を示す上面図である。
実施の形態５に係る半導体装置の一部の構成を示す上面図である。
実施の形態５に係る半導体装置の構成を示す断面図である。
実施の形態５に係る半導体装置の構成を示す断面図である。
実施の形態５に係る半導体装置の製造工程を示す断面図である。
実施の形態５に係る半導体装置の製造工程を示す断面図である。
実施の形態６に係る半導体装置の構成を示す上面図である。
実施の形態６に係る半導体装置の一部の構成を示す上面図である。
実施の形態６に係る半導体装置の構成を示す断面図である。
実施の形態６に係る半導体装置の構成を示す断面図である。
実施の形態６に係る半導体装置の製造工程を示す断面図である。
実施の形態６に係る半導体装置の製造工程を示す断面図である。
実施の形態７に係る半導体装置の構成を示す上面図である。
実施の形態７に係る半導体装置の一部の構成を示す上面図である。
実施の形態７に係る半導体装置の構成を示す断面図である。
実施の形態７に係る半導体装置の構成を示す断面図である。
実施の形態７に係る半導体装置の一部の構成を示す上面図である。
実施の形態７に係る半導体装置のゲート電極の傾斜方向の傾斜角度を示す図である。
実施の形態８にかかる電力変換装置を適用した電力変換システムの構成を示すブロック図である。
【発明を実施するための形態】
【０００９】
以下、添付される図面を参照しながら実施の形態について説明する。以下の各実施の形態で説明される特徴は例示であり、すべての特徴は必ずしも必須ではない。また、以下に示される説明では、複数の実施の形態において同様の構成要素には同じまたは類似する符号を付し、異なる構成要素について主に説明する。また、以下に記載される説明において、「上」、「下」、「左」、「右」、「表」または「裏」などの特定の位置及び方向は、実際の実施時の位置及び方向とは必ず一致しなくてもよい。また、ある部分が別部分よりも濃度が高いことは、例えば、ある部分の濃度の平均が、別部分の濃度の平均よりも高いことを意味するものとする。逆に、ある部分が別部分よりも濃度が低いことは、例えば、ある部分の濃度の平均が、別部分の濃度の平均よりも低いことを意味するものとする。また、以下では第１導電型がｎ型であり、第２導電型がｐ型であるとして説明するが、第１導電型がｐ型であり、第２導電型がｎ型であってもよい。
【００１０】
＜実施の形態１＞
図１は、本実施の形態１に係る半導体装置の構成を示す上面図であり、図２は、図１の半導体装置の構成の一部を示す上面図である。ただし、図１及び図２では、オーミック金属層８、ショットキー金属層９、及び、ソース電極１０の図示が省略されている。図３は、図２のＡ１－Ａ１断面に沿った断面図であり、図４は、図２のＢ１－Ｂ１断面に沿った断面図である。以下では、本実施の形態１に係る半導体装置は、プレーナ型のゲート構造を有するＭＯＳＦＥＴであり、ＭＯＳＦＥＴの主要部セル構造について説明する。しかしながら、これに限ったものではなく、本実施の形態１に係る半導体装置は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、及び、ＲＣ－ＩＧＢＴ（Reverse Conducting - IGBT）などの半導体スイッチング素子であってもよい。また、本実施の形態１に係る半導体装置は、プレーナ型のゲート構造を有してもよいし、トレンチ型のゲート構造を有してもよい。
（【００１１】以降は省略されています）

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