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公開番号2024174473
公報種別公開特許公報(A)
公開日2024-12-17
出願番号2023092315
出願日2023-06-05
発明の名称半導体論理回路及び半導体集積回路
出願人国立大学法人大阪大学
代理人弁理士法人楓国際特許事務所
主分類H03K 19/20 20060101AFI20241210BHJP(基本電子回路)
要約【課題】論理回路と同一の回路をスタック構造として適用することで論理回路の出力端を流れる電流を抑制して極低電圧動作性能を向上させる。
【解決手段】Multi-Stacked NANDゲート(MS-NAND)は、Main-NAND10と、スタック構造を有する1段目のNAND11,12と、を備える。Main-NAND10は、MOSトランジスタ1～4を接続して2つの入力A、Bと1つの出力Yを備え、かつ、両側に電源を接続するための電源端101及びグラウンド端102を備える。NAND11、12は、Main-NAND10と同一構成を有し、出力Yに対応する接続端111,121を介してMain-NAND10の1出力Yを流れる(流入、流出する)電流を制御するものであり、Main-NANDの電源端101及びグラウンド端102のそれぞれに接続端111、121が接続される。
【選択図】図5
特許請求の範囲【請求項１】
複数のMOSトランジスタを接続して複数入力１出力端を備えた回路を構成し、かつ前記回路に電源供給のための電源端とグラウンド端とを備えた論理回路と、
前記論理回路と同一構成を有し、前記論理回路の前記１出力端を流れる電流を制御する１段目の第１、第２の制御回路とを備え、
前記１段目の第１の制御回路は、前記１出力端に対応する接続端が前記論理回路の前記電源端に接続され、
前記１段目の第２の制御回路は、前記１出力端に対応する接続端が前記論理回路の前記グラウンド端に接続された半導体論理回路。
続きを表示（約 1,900 文字）【請求項２】
前記論理回路と同一構成を有し、前記１段目の第１の制御回路の接続端を流れる電流を制御する２段目の第１、第２の制御回路、及び前記１段目の第２の制御回路の接続端を流れる電流を制御する２段目の第３、第４の制御回路を備え、
前記２段目の第１の制御回路は、接続端が前記１段目の第１の制御回路の電源端に接続され、
前記２段目の第２の制御回路は、接続端が前記１段目の第１の制御回路のグラウンド端に接続され、
前記２段目の第３の制御回路は、接続端が前記１段目の第２の制御回路の電源端に接続され、
前記２段目の第４の制御回路は、接続端が前記１段目の第２の制御回路のグラウンド端に接続された請求項１に記載の半導体論理回路。
【請求項３】
前記回路は、前記電源端側に複数のMOSトランジスタを有する第１回路と、前記グラウンド端側に複数のMOSトランジスタを有する第２回路とを備え、
前記１段目の第１の制御回路のうち前記第１回路に対応する回路の複数のMOSトランジスタは、ソースドレインのチャネル幅が、前記論理回路の前記第１回路の複数のMOSトランジスタのソースドレインのチャネル幅に比して１倍を超える寸法を有し、
前記１段目の第２の制御回路のうち前記第２回路に対応する回路の複数のMOSトランジスタは、ソースドレインのチャネル幅が、前記論理回路の前記第２回路の複数のMOSトランジスタのソースドレインのチャネル幅に比して１倍を超える寸法を有する請求項１に記載の半導体論理回路。
【請求項４】
前記回路は、前記電源端側に複数のMOSトランジスタを有する第１回路と、前記グラウンド端側に複数のMOSトランジスタを有する第２回路とを備え、
前記１段目の第１の制御回路のうち前記第１回路に対応する回路の複数のMOSトランジスタは、ソースドレインのチャネル幅が、前記論理回路の前記第１回路の複数のMOSトランジスタのソースドレインのチャネル幅に比して１倍を超える寸法を有し、
前記１段目の第２の制御回路のうち前記第２回路に対応する回路の複数のMOSトランジスタは、ソースドレインのチャネル幅が、前記論理回路の前記第２回路の複数のMOSトランジスタのソースドレインのチャネル幅に比して１倍を超える寸法を有し、
前記２段目の第１の制御回路のうち前記第１回路に対応する回路の複数のMOSトランジスタは、ソースドレインのチャネル幅が、前記１段目の第１の制御回路の前記第１回路に対応する回路の複数のMOSトランジスタのソースドレインのチャネル幅に比して１倍を超える寸法を有し、
前記２段目の第２の制御回路のうち前記第２回路に対応する回路の複数のMOSトランジスタは、ソースドレインのチャネル幅が、前記１段目の第２の制御回路の前記第２回路に対応する回路の複数のMOSトランジスタのソースドレインのチャネル幅に比して１倍を超える寸法を有し、
前記２段目の第３の制御回路のうち前記第１回路に対応する回路の複数のMOSトランジスタは、ソースドレインのチャネル幅が、前記１段目の第２の制御回路の前記第１回路に対応する回路の複数のMOSトランジスタのソースドレインのチャネル幅に比して１倍を超える寸法を有し、
前記２段目の第４の制御回路のうち前記第２回路に対応する回路の複数のMOSトランジスタは、ソースドレインのチャネル幅が、前記１段目の第２の制御回路の前記第２回路に対応する回路の複数のMOSトランジスタのソースドレインのチャネル幅に比して１倍を超える寸法を有する請求項２に記載の半導体論理回路。
【請求項５】
前記論理回路は、NAND回路である請求項１に記載の半導体論理回路。
【請求項６】
前記論理回路は、NOR回路である請求項１に記載の半導体論理回路。
【請求項７】
前記論理回路の前記１出力端に接続された入力端を有するインバータを備え、
前記インバータは、前記論理回路及び前記１段目の制御回路を構成する各MOSトランジスタの基板電位に出力をフィードバックする出力端を有する請求項１に記載の半導体論理回路。
【請求項８】
前記論理回路の前記１出力端に接続された入力端を有するインバータを備え、
前記インバータは、前記論理回路、前記１段目の制御回路及び前記２段目の制御回路を構成する各MOSトランジスタの基板電位に出力をフィードバックする出力端を有する請求項２に記載の半導体論理回路。
【請求項９】
請求項１～８のいずれかに記載の半導体論理回路が集積された半導体集積回路。

発明の詳細な説明【技術分野】
【０００１】
本発明は、極低電圧動作性能を備える半導体論理回路及びその集積回路に関する。
続きを表示（約 3,400 文字）【背景技術】
【０００２】
近年、例えば医療分野において脈拍や心電図、血中酸素飽和度などを測定するセンサを搭載したウェアラブルデバイスが開発されている。デバイス用の電源としては、エネルギーハーベスティングが注目されている。エネルギーハーベスティングでは、充電や交換が不要な熱や光、電磁波などの物理エネルギーの利用が候補とされる一方、特にウェアラブルデバイスの電源として人体と大気との温度差を利用して発電を行う熱電変換素子が環境電源として有力視されている。しかしながら、熱電変換素子が人体と外気の温度差から出力し得る電圧は100mVを下回るような極低電圧であることから、熱電変換素子の出力電圧を電源にしてMOSトランジスタ回路を動作させる場合、MOSトランジスタ回路を弱反転領域で、すなわちナノアンペアオーダーのサブスレッショルド電流で動作させなければならない。このように、MOSトランジスタを流れる電流が小さい場合、通常のMOSトランジスタでは出力が安定せず、正常に動作しない虞がある。そのため、今日、極低電圧でMOSトランジスタの安定動作を可能にするアーキテクチャの開発が進められている。
【０００３】
これまで、MOSトランジスタを利用したインバータについては極低電圧下での動作技術が提案されている。非特許文献１～３には、インバータ（INV）を改良して電圧35～50mVで動作可能にし、リング発振回路に適用した成果などが掲載されている。
【０００４】
非特許文献１は、INVの出力電圧の劣化の要因となるMOSトランジスタのリーク電流を低減させるStacked Inverter（SI）に関する。図１８は、SIを説明する図で、（A）はINVの回路図を示し、（B）はSIの回路図を示し、（C）は（B）をシンボル表記した図である。INVは、入力Xを反転して出力Yを得る公知の回路で、互いのゲートG及びドレインDが接続されたPMOSトランジスタとNMOSトランジスタそれぞれのソースSに電源VddとグラウンドVssとが接続された構造を有する。SIは、図１８（B）に示すように、メインINVのPMOS、NMOSトランジスタそれぞれのソースSに、メインINVと同一構成のINVの出力端が接続される構成を有し、出力Yに合わせてメインINVのオフとなる側のトランジスタのドレインソース間電圧を低下させるようにすることでリーク電流を減少させて出力電圧の劣化を抑制している。
【０００５】
非特許文献２は、基板バイアス効果を利用してしきい値電圧V
THN
，V
THP
を制御し、出力を改善するBody-bias Inverter（BBI）に関する。図１９は、BBIを説明する図で、（A）はインバータINVの回路図を示し、（B）はBBIの回路図を示し、（C）は（B）をシンボル表記した図である。BBIは、図１９（B）に示すように、フィードフォワードインバータ(FF-INV)と、後段のフィードバックインバータ(FB-INV)の２つのインバータから構成されており、FF-INVの出力をFB-INVによって反転し、ラインLfbを経てFF-INVの基板電位にフィードバックさせる構成を採っている。BBIは、かかる基板バイアス効果を利用してFB-INVを構成するNMOSトランジスタ及びPMOSトランジスタのしきい値電圧V
THN
，V
THP
を制御し、オン電流を増大させて電圧劣化を抑制している。
【０００６】
非特許文献３は、Stacked Inverter（SI）とBody-bias Inverter（BBI）とを組み合わせたStacked Body-bias Inverter(SBBI)に関する。図２０は、SBBIを説明する図で、（A）はインバータINVの回路図を示し、（B）はSBBIの回路図を示し、（C）は（B）をシンボル表記した図である。BBI及びSIに用いられる、出力の劣化抑制技術は競合しないため、INVに対して同時に適用することが可能である。SBBIは、図２０（B）に示すように、SIと後段のFB-INVの２つのインバータから構成されている。BBIと同様に、SIの出力をFB-INVによって反転し、SIの基板電位にフィードバックする構成を採っている。この構成により、しきい値電圧を制御し、SIの出力をより改善している。さらに、FB-INVにもSIを適用することで、フィードバックされる信号も改善され、結果として出力をさらに改善することができる。
【先行技術文献】
【非特許文献】
【０００７】
S. Bose and M. L. Johnston, “A Stacked-Inverter Ring Oscillator for 50 mV Fully-Integrated Cold-Start of Energy Harvesters,” IEEE ISCAS, 2018, pp. 1-5.
R. Matsuzuka et al., “A 42-mV startup ring oscillator using gain-enhanced self-bias inverters for extremely low voltage energy harvesting,” Jpn. J. Appl. Phys. 59, SGGL01, 2020.
M. Nishi et al., “A 35-mV supply ring oscillator consisting of stacked body bias Inverters for extremely low-voltage LSIs,” IEICE Electron. Express, vol. 18, issue 6, 20210065, 2021.
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、MOSトランジスタで構成される回路として、前記したインバータの他に、NAND（否定論理積）及びNOR（否定論理和）の論理回路が知られている。積和系で与えられるいかなる論理もNANDもしくはNORのみで実現できることから、かかる論理回路を熱電変換素子等からの極低出力電圧を電源として安定動作させる要請は一層高い。しかしながら、現状では、論理回路に対する極低電圧動作技術は十分に検討されているとはいい難い。インバータにインバータをスタックして極低電圧動作性能を向上させる手法が提案されている。インバータの場合には、１入力１出力のNOTゲートであるため、制御回路にNOTゲートを転用することは容易である一方、他の論理回路においてもスタックさせることで極低電圧動作性能を向上させることができる可能性があるが、どのような電源用の回路を適用するかは必ずしも容易ではない。
【０００９】
本発明は、上記に鑑みてなされたもので、論理回路に同一の回路をスタックさせることで、極低電圧動作性能を向上させる半導体論理回路及びその集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る半導体論理回路は、複数のMOSトランジスタを接続して複数入力１出力端を備えた回路を構成し、かつ前記回路に電源供給のための電源端とグラウンド端とを備えた論理回路と、前記論理回路と同一構成を有し、前記論理回路の前記１出力端を流れる電流を制御する１段目の第１、第２の制御回路とを備え、前記１段目の第１の制御回路は、前記１出力端に対応する接続端が前記論理回路の前記電源端に接続され、前記１段目の第２の制御回路は、前記１出力端に対応する接続端が前記論理回路の前記グラウンド端に接続されたものである。
（【００１１】以降は省略されています）

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