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公開番号2024125024
公報種別公開特許公報(A)
公開日2024-09-13
出願番号2023033080
出願日2023-03-03
発明の名称デジタルアナログ変換回路、及びデジタルアナログ変換回路を用いた信号発生方法
出願人三菱電機株式会社
代理人個人
主分類G01S 7/35 20060101AFI20240906BHJP(測定;試験)
要約【課題】回路規模の増大を抑制しつつ、CW信号の送信時とチャープ信号の送信時との両方において、フロアノイズ及びスプリアスの両方のレベルを低減することができるDA変換回路を得ること。
【解決手段】DA変換回路10は、所望信号の周波数又は中心周波数と同じ周波数のクロックを発生するクロック発生器11と、mを2以上の整数としてクロックの周波数をm倍する周波数逓倍器12と、nを3以上の整数としてクロックの周波数を0.5×(2n-1)倍する周波数逓倍器13と、周波数逓倍器12から出力される第1のサンプリングクロックと、周波数逓倍器13から出力される第2のサンプリングクロックとのうちの何れか1つを選択して出力する周波数選択スイッチ14と、周波数選択スイッチ14で選択されたサンプリングクロックでサンプリングされた信号をDA変換するDAC15とを備える。
【選択図】図1
特許請求の範囲【請求項１】
所望信号の周波数又は中心周波数と同じ周波数のクロックを発生するクロック発生器と、
前記クロックが入力され、前記クロックの周波数をｍ倍する第１の周波数逓倍器と、
前記クロックが入力され、前記クロックの周波数を０．５×（２ｎ－１）倍する第２の周波数逓倍器と、
前記第１の周波数逓倍器で逓倍された周波数のクロックである第１のサンプリングクロックと、前記第２の周波数逓倍器で逓倍された周波数のクロックである第２のサンプリングクロックとが入力され、前記第１のサンプリングクロック及び前記第２のサンプリングクロックのうちの何れか１つを選択して出力する周波数選択スイッチと、
前記周波数選択スイッチで選択されたサンプリングクロックでサンプリングされた信号をデジタルアナログ変換する変換器と、
を備え、
前記ｍは２以上の整数であり、前記ｎは３以上の整数である
ことを特徴とするデジタルアナログ変換回路。
続きを表示（約 540 文字）【請求項２】
前記ｍ，ｎのそれぞれは、前記変換器の性能規格の最大サンプリング周波数を超えない最大の整数以下である
ことを特徴とする請求項１に記載のデジタルアナログ変換回路。
【請求項３】
デジタルアナログ変換回路を用いた信号発生方法であって、
前記デジタルアナログ変換回路は、
所望信号の周波数又は中心周波数と同じ周波数のクロックを発生するクロック発生ステップと、
ｍを２以上の整数として前記クロックの周波数をｍ倍する第１の周波数逓倍ステップと、
ｎを３以上の整数として前記クロックの周波数を０．５×（２ｎ－１）倍する第２の周波数逓倍ステップと、
前記第１の周波数逓倍ステップで逓倍された周波数のクロックである第１のサンプリングクロックと、前記第２の周波数逓倍ステップで逓倍された周波数のクロックである第２のサンプリングクロックとのうちの何れか１つを選択して出力する周波数選択ステップと、
前記周波数選択ステップで選択されたサンプリングクロックでサンプリングされた信号をデジタルアナログ変換する変換ステップと、
を含む処理を行うことを特徴とするデジタルアナログ変換回路を用いた信号発生方法。

発明の詳細な説明【技術分野】
【０００１】
本開示は、レーダ装置等で用いられるアナログ信号を発生するデジタルアナログ変換回路、及びデジタルアナログ変換回路を用いた信号発生方法に関する。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
レーダ装置等に用いられる励振機では、ＣＷ（Continuous Wave）信号又はチャープ信号の送信時において、所望信号の他にフロアノイズやスプリアスが発生してしまうことが避けられない。これらのフロアノイズやスプリアスの抑制には、種々の手法が提案されている。例えば下記特許文献１には、複数のＢＰＦ（Band Pass Filter）を用いて出現ノイズごとにそのレベルを低減する手法が開示されている。また、下記特許文献２には、補正信号を所望信号に加えることでスプリアスのレベルを低減する手法が開示されている。
【先行技術文献】
【特許文献】
【０００３】
特開２００３－８７１３１号公報
特開２０１５－１７５８４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載されたようなＢＰＦを複数使用してＣＷ信号を送信する回路では、システム要求を満たすのに必要な数だけＢＰＦを用意する必要があり、回路が大きくなるという課題がある。また、特許文献２に記載されたような補正信号を用いてチャープ信号を送信する回路では、補正信号生成回路を用意する必要があり、回路が大きくなるという課題がある。
【０００５】
更に、特許文献１及び特許文献２の手法では、フロアノイズ又はスプリアスのどちらかのレベルの低減についてのみが記載されると共に、それらのレベルの低減についてもＣＷ信号送信時又はチャープ信号送信時のどちらかの運用時のみでしか言及されていない。従って、フロアノイズのレベルを低減し、且つスプリアスのレベルも低減する、ことがＣＷ信号の送信時とチャープ信号の送信時との両方において、最適化されていないという課題がある。
【０００６】
但し、ここで言う「スプリアス」とは、所望信号の高調波、及び高調波の折り返しで発生する不要信号を意味し、「フロアノイズ」とは、量子化雑音のＲＭＳ（Root Mean Square：２乗平均の平方根）のレベルに由来するノイズを意味する。
【０００７】
本開示は、上記に鑑みてなされたものであって、回路規模の増大を抑制しつつ、ＣＷ信号の送信時とチャープ信号の送信時との両方において、フロアノイズ及びスプリアスの両方のレベルを低減することができるデジタルアナログ変換回路を得ることを目的とする。
【課題を解決するための手段】
【０００８】
上述した課題を解決し、目的を達成するために、本開示に係るデジタルアナログ変換回路は、クロック発生器と、第１及び第２の周波数逓倍器と、周波数選択スイッチと、変換器とを備える。クロック発生器は、所望信号の周波数又は中心周波数と同じ周波数のクロックを発生する。クロックは、第１及び第２の周波数逓倍器に入力される。第１の周波数逓倍器はクロックの周波数をｍ倍し、第２の周波数逓倍器はクロックの周波数を０．５×（２ｎ－１）倍する。ｍは２以上の整数であり、ｎは３以上の整数である。周波数選択スイッチには、第１のサンプリングクロックと第２のサンプリングクロックとが入力される。第１のサンプリングクロックは、第１の周波数逓倍器で逓倍された周波数のクロックであり、第２のサンプリングクロックは、第２の周波数逓倍器で逓倍された周波数のクロックである。周波数選択スイッチは、第１のサンプリングクロック及び第２のサンプリングクロックのうちの何れか１つを選択して出力する。変換器は、周波数選択スイッチで選択されたサンプリングクロックでサンプリングされた信号をデジタルアナログ変換する。
【発明の効果】
【０００９】
本開示に係るデジタルアナログ変換回路によれば、回路規模の増大を抑制しつつ、ＣＷ信号の送信時とチャープ信号の送信時との両方において、フロアノイズ及びスプリアスの両方のレベルを低減することができるという効果を奏する。
【図面の簡単な説明】
【００１０】
実施の形態に係るＤＡ変換回路の構成例を示すブロック図
実施の形態に係るＤＡ変換回路におけるＣＷ信号出力時の出力周波数を示す図
実施の形態に係るＤＡ変換回路におけるチャープ信号出力時の出力周波数を示す図
特許文献１の技術を使用して構成した回路構成の例を示すブロック図
特許文献２の技術を使用して構成した回路構成の例を示すブロック図
【発明を実施するための形態】
（【００１１】以降は省略されています）

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