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公開番号2024121347
公報種別公開特許公報(A)
公開日2024-09-06
出願番号2023028396
出願日2023-02-27
発明の名称整合回路
出願人株式会社村田製作所
代理人弁理士法人酒井国際特許事務所
主分類H03F 1/56 20060101AFI20240830BHJP(基本電子回路)
要約【課題】増幅器の出力側に設けられてインピーダンス整合を行う。
【解決手段】第1共振回路と、第2共振回路とを含み、第1共振回路は、第1インダクタンス素子および第1容量を有し、第2共振回路は、第2インダクタンス素子および第2容量を有し、第1インダクタンス素子の一端は増幅器の出力端子に接続され、第1インダクタンス素子の他端は、第2インダクタンス素子の一端および第1容量の一端に接続され、第2インダクタンス素子の他端は電源および第2容量の一端に接続される。さらに、増幅器の出力端子に接続され第3インダクタンス素子と、第3インダクタンス素子の出力側に接続された第4インダクタンス素子と、を含み、第2インダクタンス素子と第3インダクタンス素子とは電磁気的に結合し、第1インダクタンス素子と第4インダクタンス素子とは電磁気的に結合している。
【選択図】図2
特許請求の範囲【請求項１】
増幅器の出力側に設けられてインピーダンス整合を行う整合回路であって、
第１整合回路を含み、
前記第１整合回路は、
前記増幅器の出力端子に接続される第１共振回路と、前記第１共振回路と電源との間に接続される第２共振回路と、
を含み、
前記第１共振回路は、第１インダクタンス素子および第１容量を有し、
前記第２共振回路は、第２インダクタンス素子および第２容量を有し、
前記第１インダクタンス素子の一端は、前記増幅器の出力端子に接続され、
前記第１インダクタンス素子の他端は、前記第２インダクタンス素子の一端および前記第１容量の一端に接続され、
前記第２インダクタンス素子の他端は、前記電源および前記第２容量の一端に接続され、
前記第１容量の他端は、基準電位に接続され、
前記第２容量の他端は、前記基準電位に接続され、
前記第１整合回路は、さらに、
前記増幅器の出力端子に接続された第３インダクタンス素子と、前記第３インダクタンス素子の出力側に接続された第４インダクタンス素子と、
を含み、
前記第２インダクタンス素子と前記第３インダクタンス素子とは、電磁気的に結合しており、
前記第１インダクタンス素子と前記第４インダクタンス素子とは、電磁気的に結合している
整合回路。
続きを表示（約 1,400 文字）【請求項２】
第１共振回路の共振周波数は、前記増幅器が増幅する信号の周波数の１．２５倍以上２．５倍以下であり、
第２共振回路の共振周波数は、前記増幅器が増幅する信号の周波数の０．４５倍以上０．８５倍以下である
請求項１に記載の整合回路。
【請求項３】
前記第１整合回路の出力側に設けられた、第２整合回路をさらに含む請求項１または請求項２に記載の整合回路。
【請求項４】
前記第２整合回路は、
第１インダクタと、第２インダクタと、第３インダクタと、第３容量と、第４容量と、を含み、
前記第１インダクタの一端は、前記第４インダクタンス素子に接続され、
前記第２インダクタの一端は、前記第１インダクタの一端に接続され、
前記第２インダクタの他端は、前記第３容量の一端に接続され、
前記第３容量の他端は、基準電位に接続され、
前記第３インダクタの一端は、前記第１インダクタの他端に接続され、
前記第３インダクタの他端は、前記第４容量の一端に接続され、
前記第４容量の他端は、基準電位に接続される
請求項３に記載の整合回路。
【請求項５】
前記第２整合回路は、
第１インダクタと、第２インダクタと、第３容量と、を含み、
前記第１インダクタの一端は、前記第４インダクタンス素子に接続され、
前記第２インダクタの一端は、前記第１インダクタの一端に接続され、
前記第２インダクタの他端は、前記第３容量の一端に接続され、
前記第３容量の他端は、基準電位に接続される
請求項３に記載の整合回路。
【請求項６】
前記第２整合回路は、
第１インダクタと、第３インダクタと、第４容量と、を含み、
前記第１インダクタの一端は、前記第４インダクタンス素子に接続され、
前記第３インダクタの一端は、前記第１インダクタの他端に接続され、
前記第３インダクタの他端は、前記第４容量の一端に接続され、
前記第４容量の他端は、基準電位に接続される
請求項３に記載の整合回路。
【請求項７】
前記第２整合回路は、前記増幅器が増幅する信号の周波数の２倍、および、３倍の周波数の少なくとも一方において信号を減衰させる
請求項３に記載の整合回路。
【請求項８】
前記増幅器の出力端子に接続された第３整合回路をさらに含み、
前記第３整合回路は、第４インダクタと第５容量とを含み
前記第４インダクタの一端は、前記増幅器の出力端子に接続され
前記第４インダクタの他端は、前記第５容量の一端に接続され、
前記第５容量の他端は、基準電位に接続される
請求項１または請求項２に記載の整合回路。
【請求項９】
前記増幅器が増幅する信号の周波数の２倍または３倍の周波数においてインピーダンスを短絡またはその近傍に設定する
請求項８に記載の整合回路。
【請求項１０】
前記増幅器は、信号を増幅するためのトランジスタを含み、
前記第５容量の他端は、前記トランジスタのエミッタ端子またはソース端子に接続される
請求項８に記載の整合回路。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、整合回路に関する。
続きを表示（約 2,200 文字）【背景技術】
【０００２】
電力増幅回路の出力側に整合回路を設けることがある（例えば、特許文献１）。特許文献１の電力増幅回路においては、ＴＬＴ（ＴｒａｎｓｍｉｓｓｉｏｎＬｉｎｅＴｒａｎｓｆｏｒｍｅｒ）を整合回路として用いている。特許文献１の電力増幅回路においては、２つのＴＬＴを用いている。
【先行技術文献】
【特許文献】
【０００３】
国際公開第２００８／０９３４７７号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
２つのＴＬＴを用いた２段構成のＴＬＴを電力増幅回路に用いることにより、電力増幅回路において増幅する信号の周波数帯域以外において信号をカットできるメリットがある。しかしながら、増幅したい周波数帯域とカットしたい周波数とが十分に離れていない場合、十分なカットオフ特性を得ることができないという欠点がある。
【０００５】
本発明は、上記に鑑みてなされたものであって、その目的は、増幅したい信号の周波数帯域とカットしたい周波数とが十分に離れていない場合においても、十分なカットオフ特性が得られる整合回路を提供することである。
【課題を解決するための手段】
【０００６】
上述した課題を解決し、目的を達成するために、本開示のある態様による整合回路は、増幅器の出力側に設けられてインピーダンス整合を行う整合回路であって、第１整合回路を含み、前記第１整合回路は、前記増幅器の出力端子に接続される第１共振回路と、前記第１共振回路と電源との間に接続される第２共振回路と、を含み、前記第１共振回路は、第１インダクタンス素子および第１容量を有し、前記第２共振回路は、第２インダクタンス素子および第２容量を有し、前記第１インダクタンス素子の一端は、前記増幅器の出力端子に接続され、前記第１インダクタンス素子の他端は、前記第２インダクタンス素子の一端および前記第１容量の一端に接続され、前記第２インダクタンス素子の他端は、前記電源および前記第２容量の一端に接続され、前記第１容量の他端は、基準電位に接続され、前記第２容量の他端は、前記基準電位に接続され、前記第１整合回路は、さらに、前記増幅器の出力端子に接続された第３インダクタンス素子と、前記第３インダクタンス素子の出力側に接続された第４インダクタンス素子と、を含み、前記第２インダクタンス素子と前記第３インダクタンス素子とは、電磁気的に結合しており、前記第１インダクタンス素子と前記第４インダクタンス素子とは、電磁気的に結合している。
【発明の効果】
【０００７】
本開示による整合回路によれば、増幅したい信号の周波数帯域とカットしたい周波数とが十分に離れていない場合においても、十分なカットオフ特性が得られる。
【図面の簡単な説明】
【０００８】
図１は、比較例による整合回路を含む電力増幅回路を示す図である。
図２は、本開示の第１実施形態による整合回路の構成を示す図である。
図３は、図２中の第２整合回路の構成例を示す図である。
図４は、第１実施形態による整合回路において、入力信号の周波数の変化に対する入力反射係数の変化を示すスミスチャートである。
図５は、入力信号の周波数に対する出力伝送係数の変化を示す図である。
図６は、入力信号の周波数に対する入力反射係数の変化を示す図である。
図７は、周波数の変化に対する通過損失を示す図である。
図８は、入力信号の周波数の変化に対する入力反射係数の変化を示すスミスチャートである。
図９は、入力信号の周波数の変化に対する出力伝送係数の変化を示す図である。
図１０は、本開示の第２実施形態による整合回路の構成を示す図である。
図１１は、本開示の第３実施形態による整合回路の構成を示す図である。
図１２は、第３実施形態による整合回路において、入力信号の周波数の変化に対する入力反射係数の変化を示すスミスチャートである。
図１３は、入力信号の周波数に対する出力伝送係数の変化を示す図である。
図１４は、本開示の第４実施形態による整合回路の構成を示す図である。
図１５は、本開示の第５実施形態による整合回路の構成を示す図である。
図１６は、本開示の第６実施形態による整合回路の構成を示す図である。
【発明を実施するための形態】
【０００９】
以下に、本発明の実施形態を図面に基づいて詳細に説明する。以下の各実施形態の説明において、他の実施形態と同一又は同等の構成部分については同一の符号を付し、その説明を簡略又は省略する。各実施形態により本発明が限定されるものではない。また、各実施形態の構成要素には、当業者が置換可能かつ容易なもの、あるいは実質的に同一のものが含まれる。なお、以下に記載した構成は適宜組み合わせることが可能である。また、発明の要旨を逸脱しない範囲で構成の省略、置換又は変更を行うことができる。
【００１０】
以下、実施形態の理解を容易にするために、比較例について先に説明する。
（【００１１】以降は省略されています）

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