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公開番号2024113921
公報種別公開特許公報(A)
公開日2024-08-23
出願番号2023019203
出願日2023-02-10
発明の名称ADC回路
出願人ローム株式会社
代理人個人,個人
主分類H03M 1/12 20060101AFI20240816BHJP(基本電子回路)
要約【課題】より簡便な構成で、インターリーブ方式のADC回路の特性を調整できる技術を提供する。
【解決手段】ADC回路1は、同一のアナログ信号がそれぞれ入力され、互いに位相の異なる複数のトリガー信号のそれぞれに応じて、アナログ信号をそれぞれA/D変換する複数のADC14a～14m(Analog Digital Converter)と、複数のADC14a～14mのそれぞれがA/D変換して得たデジタル信号を統合し、出力信号を生成する統合部16と、複数のトリガー信号から1つのトリガー信号を選択する選択部18と、選択部18によって選択されたトリガー信号に基づいてアナログ信号をA/D変換する基準ADC14rと、を備える。
【選択図】図5
特許請求の範囲【請求項１】
同一のアナログ信号がそれぞれ入力され、互いに位相の異なる複数のトリガー信号のそれぞれに応じて、前記アナログ信号をそれぞれＡ／Ｄ変換する複数のＡＤＣ（Analog Digital Converter）と、
前記複数のＡＤＣのそれぞれがＡ／Ｄ変換して得たデジタル信号を統合し、出力信号を生成する統合部と、
前記複数のトリガー信号から１つのトリガー信号を選択する選択部と、
前記選択部によって選択されたトリガー信号に基づいて前記アナログ信号をＡ／Ｄ変換する基準ＡＤＣと、を備える、
ＡＤＣ回路。
続きを表示（約 510 文字）【請求項２】
前記複数のトリガー信号を生成するように構成されたシフト回路をさらに備え、
前記複数のＡＤＣのそれぞれは、自励式ＡＤＣである、
請求項１に記載のＡＤＣ回路。
【請求項３】
前記シフト回路と前記複数のＡＤＣとの間に配置されている、前記トリガー信号の立ち上がりまたは立ち下がりのタイミングを補正する補正回路をさらに備える、
請求項２に記載のＡＤＣ回路。
【請求項４】
前記複数のトリガー信号は、位相の異なるクロック信号をそれぞれ含み、
前記複数のＡＤＣのそれぞれは、前記クロック信号に基づいて前記アナログ信号をＡ／Ｄ変換する、
請求項１に記載のＡＤＣ回路。
【請求項５】
前記統合部が生成した前記出力信号と、前記選択されたトリガー信号に基づいて前記基準ＡＤＣが前記アナログ信号をＡ／Ｄ変換して得たデジタル信号とを比較する比較部と、
前記比較部の比較結果に基づいて、前記選択されたトリガー信号に対応する前記ＡＤＣの動作パラメータを調整する調整部と、をさらに備える、
請求項１に記載のＡＤＣ回路。

発明の詳細な説明【技術分野】
【０００１】
本開示は、ＡＤＣ回路に関する。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
従来より、複数のＡＤＣ（Analog-to-Digital Converter）を所定の位相差で駆動することにより、入力電圧から所望の出力電圧値またはコードを出力するインターリーブ方式のＡＤＣ回路が提案されている（特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００３】
特開２０１５－２２０９７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、インターリーブ方式のＡＤＣ回路では、複数のＡＤＣを使用するため、各ＡＤＣのミスマッチが生じ、ＡＤＣ回路の出力に歪みが起こることがある。
【０００５】
本開示はこうした状況に鑑みてなされたものであり、その例示的な目的の一つは、より簡便な構成で、インターリーブ方式のＡＤＣ回路の特性を調整できる技術を提供することにある。
【課題を解決するための手段】
【０００６】
本開示のある態様のＡＤＣ回路は、同一のアナログ信号がそれぞれ入力され、互いに位相の異なる複数のトリガー信号のそれぞれに応じて、アナログ信号をそれぞれＡ／Ｄ変換する複数のＡＤＣ（Analog Digital Converter）と、複数のＡＤＣのそれぞれがＡ／Ｄ変換して得たデジタル信号を統合し、出力信号を生成する統合部と、複数のトリガー信号から１つのトリガー信号を選択する選択部と、選択部によって選択されたトリガー信号に基づいてアナログ信号をＡ／Ｄ変換する基準ＡＤＣと、を備える。
【０００７】
なお、以上の構成要素の任意の組合せ、本開示の表現を方法、装置、システムなどの間で変換したものもまた、本開示の態様として有効である。
【発明の効果】
【０００８】
本開示によれば、より簡便な構成で、インターリーブ方式のＡＤＣ回路の特性を調整できる技術を提供できる。
【図面の簡単な説明】
【０００９】
図１は、背景技術に係るＡＤＣ回路を示す図である。
図２は、背景技術に係るＡＤＣ回路の動作を説明するための図である。
図３は、４つのＡＤＣを用いた場合のＡＤＣ回路の出力信号を示す図である。
図４（ａ）は、ＡＤＣのオフセットミスマッチを説明するための図であり、図４（ｂ）は、ＡＤＣのタイミングミスマッチを説明するための図であり、図４（ｃ）は、ＡＤＣのゲインミスマッチを説明するための図である。
図５は、本開示の一実施形態に係るＡＤＣ回路を示す図である。
図６は、同実施形態に係る統合部１６が出力するデジタルデータＡＤＯＵＴ１の一例を説明するための図である。
図７は、同実施形態に係るシフト回路の構成を示す図である。
図８は、同実施形態に係るシフト回路の動作を説明するためのタイミングチャートである。
図９は、ｍ個のＡＤＣのうちの一つの動作を説明するためのタイミングチャートである。
図１０は、ＡＤＣがアナログ信号をデジタル信号に変換する処理を説明するためのタイミングチャートである。
図１１は、比較技術１に係るＡＤＣ回路を示す図である。
図１２（ａ）は、比較技術１に係る統合部の構成を示すブロック図であり、図１２（ｂ）は、統合部の他の例を示すブロック図である。
図１３は、比較技術１に係るＡＤＣ回路の動作を説明するためのタイミングチャートである。
図１４は、図１３に示す領域Ａを拡大した図である。
図１５は、比較技術２に係るＡＤＣ回路を示す図である。
図１６は、比較技術２に係るＡＤＣ回路の動作を説明するためのタイミングチャートである。
【発明を実施するための形態】
【００１０】
（概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
（【００１１】以降は省略されています）

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