発明の詳細な説明【技術分野】 【０００１】 本開示は、時間測定技術に関する。 続きを表示（約 1,900 文字）【背景技術】 【０００２】 半導体集積回路において、時間を測定したい場合に、ＴＤＣ（Time To Digital Converter）回路が利用される。ＴＤＣ回路の構成として、フラッシュ型ＴＤＣ、逐次比較型（ＳＡＲ：Successive Approximation Register）ＴＤＣなどが提案されている。 【先行技術文献】 【非特許文献】 【０００３】 1. H. Kobayashi, A. Kuwana, J. Wei, Y. Zhao, S. Katayama, T. M. Tri, M. Hirai, T. Nakatani, K. Hatayama, K. Sato, T. Ishida, T. Okamoto, T. Ichikawa, "Analog/Mixed-Signal Circuit Testing Technologies in IoT Era", IEEE 15th International Conference on Solid-State and Integrated Circuit Technology, Kunming, China (Nov. 2020). 【発明の概要】 【発明が解決しようとする課題】 【０００４】 フラッシュ型やＳＡＲ型のＴＤＣ回路は、カスケードに接続された複数の遅延素子からなる遅延線を備える。従来のＴＤＣ回路の最小時間分解能は、遅延素子の遅延時間の制約を受ける。 【０００５】 本開示は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、遅延素子の遅延時間より高い時間分解能を有するＴＤＣ回路の提供にある。 【課題を解決するための手段】 【０００６】 本開示のある態様は、第１入力信号および第２入力信号の時間差を測定する時間デジタル変換回路に関する。時間デジタル変換回路は、第１入力信号および第２入力信号のうちの一方に、経時的に変化するジッタを重畳し、第１中間信号および第２中間信号を生成するジッタ重畳回路と、ジッタが変化するたびに、第１中間信号および第２中間信号の時間差を測定する時間デジタル変換器と、複数のジッタに対応して時間デジタル変換器が測定した複数の時間差を統計処理し、第１入力信号および第２入力信号の時間差を計算する統計処理部と、を備える。 【０００７】 本開示の別の態様も、第１入力信号および第２入力信号の時間差を測定する時間デジタル変換回路に関する。時間デジタル変換回路は、第１入力信号を受ける第１入力ノードと、第２入力信号を受ける第２入力ノードと、第１入力信号に可変の遅延を与えた第１遅延信号を出力する第１出力ノードと、第２入力信号に可変の遅延を与えた第２遅延信号を出力する第２出力ノードと、を有するプログラマブルディレイ回路と、第１遅延信号および第２遅延信号のうちの一方に、経時的に変化するジッタを重畳し、第１中間信号および第２中間信号を生成するジッタ重畳回路と、入力端子に第１中間信号を受け、クロック端子に第２中間信号を受けるフリップフロップと、フリップフロップの出力にもとづいてプログラマブルディレイ回路を制御し、第１中間信号と第２中間信号の時間差を検出する逐次比較処理部と、複数のジッタに対応して逐次比較処理部が検出した複数の時間差を統計処理し、第１入力信号および第２入力信号の時間差を計算する統計処理部と、を備える。 【０００８】 なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明あるいは本開示の態様として有効である。さらに、この項目（課題を解決するための手段）の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。 【発明の効果】 【０００９】 本開示のある態様によれば、高い時間分解能が実現できる。 【図面の簡単な説明】 【００１０】 図１は、実施形態１に係る時間デジタル変換回路の回路図である。 図２は、ジッタ重畳回路の構成例を示す回路図である。 図３は、図２のジッタ重畳回路の動作波形図である。 図４は、時間デジタル変換器の構成例を示す回路図である。 図５は、ＴＤＣ回路の動作を説明する図である。 図６は、実施形態２に係るＴＤＣ回路の回路図である。 【発明を実施するための形態】 （【００１１】以降は省略されています） この特許をJ-PlatPatで参照する
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