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公開番号2024113609
公報種別公開特許公報(A)
公開日2024-08-22
出願番号2023018732
出願日2023-02-09
発明の名称時間デジタル変換回路
出願人ローム株式会社
代理人個人,個人
主分類H03K 5/26 20060101AFI20240815BHJP(基本電子回路)
要約【課題】遅延素子の遅延時間より高い時間分解能を有するTDC回路を提供する。
【解決手段】ジッタ重畳回路110は、第1入力信号IN1および第2入力信号IN2のうちの一方に、経時的に変化するジッタJ₁,J₂…を重畳し、第1中間信号INT1および第2中間信号INT2を生成する。時間デジタル変換器130は、ジッタが変化するたびに、第1中間信号INT1および第2中間信号INT2の時間差を測定する。統計処理部150は、複数のジッタJ₁,J₂…に対応して時間デジタル変換器130が測定した複数の時間差τ_INT1,τ_INT1…を統計処理し、第1入力信号IN1および第2入力信号IN2の時間差τ_INを計算する。
【選択図】図1
特許請求の範囲【請求項１】
第１入力信号および第２入力信号の時間差を測定する時間デジタル変換回路であって、
前記第１入力信号および前記第２入力信号のうちの一方に、経時的に変化するジッタを重畳し、第１中間信号および第２中間信号を生成するジッタ重畳回路と、
ジッタが変化するたびに、前記第１中間信号および前記第２中間信号の時間差を測定する時間デジタル変換器と、
複数のジッタに対応して前記時間デジタル変換器が測定した複数の時間差を統計処理し、前記第１入力信号および前記第２入力信号の時間差を計算する統計処理部と、
を備える、時間デジタル変換回路。
続きを表示（約 1,800 文字）【請求項２】
前記時間デジタル変換器は、逐次比較型である、請求項１に記載の時間デジタル変換回路。
【請求項３】
前記時間デジタル変換器は、バーニア型である、請求項２に記載の時間デジタル変換回路。
【請求項４】
前記時間デジタル変換器は、
前記第１中間信号を受ける第１入力ノードと、前記第２中間信号を受ける第２入力ノードと、前記第１中間信号に可変の遅延を与えた第１遅延信号を出力する第１出力ノードと、前記第２中間信号に可変の遅延を与えた第２遅延信号を出力する第２出力ノードと、を有するプログラマブルディレイ回路と、
入力端子に前記第１遅延信号を受け、クロック端子に前記第２遅延信号を受けるフリップフロップと、
前記フリップフロップの出力にもとづいて前記プログラマブルディレイ回路を制御し、前記第１遅延信号と前記第２遅延信号の時間差を検出する逐次比較処理部と、
を含む、請求項２または３に記載の時間デジタル変換回路。
【請求項５】
前記時間デジタル変換器は、フラッシュ型である、請求項１に記載の時間デジタル変換回路。
【請求項６】
前記ジッタ重畳回路は、
前記第１入力信号を第１基準電圧と比較する第１コンパレータと、
前記第２入力信号を第２基準電圧と比較する第２コンパレータと、
を含み、
前記第１中間信号は前記第１コンパレータの出力に応じており、
前記第２中間信号は前記第２コンパレータの出力に応じており、
前記第１基準電圧および前記第２基準電圧のうちの一方は、前記第１基準電圧および前記第２基準電圧のうちの他方に、経時的に変化するオフセット電圧を重畳した電圧である、請求項１から３のいずれかに記載の時間デジタル変換回路。
【請求項７】
前記ジッタ重畳回路は、
ノイズ信号を生成するノイズ源と、
前記ノイズ信号を受けるローパスフィルタと、
をさらに含み、
前記ローパスフィルタの出力信号が前記オフセット電圧である、請求項６に記載の時間デジタル変換回路。
【請求項８】
第１入力信号および第２入力信号の時間差を測定する時間デジタル変換回路であって、
前記第１入力信号を受ける第１入力ノードと、前記第２入力信号を受ける第２入力ノードと、前記第１入力信号に可変の遅延を与えた第１遅延信号を出力する第１出力ノードと、前記第２入力信号に可変の遅延を与えた第２遅延信号を出力する第２出力ノードと、を有するプログラマブルディレイ回路と、
前記第１遅延信号および前記第２遅延信号のうちの一方に、経時的に変化するジッタを重畳し、第１中間信号および第２中間信号を生成するジッタ重畳回路と、
入力端子に前記第１中間信号を受け、クロック端子に前記第２中間信号を受けるフリップフロップと、
前記フリップフロップの出力にもとづいて前記プログラマブルディレイ回路を制御し、前記第１中間信号と前記第２中間信号の時間差を検出する逐次比較処理部と、
複数のジッタに対応して前記逐次比較処理部が検出した複数の時間差を統計処理し、前記第１入力信号および前記第２入力信号の時間差を計算する統計処理部と、
を備える、時間デジタル変換回路。
【請求項９】
前記ジッタ重畳回路は、
前記第１遅延信号を第１基準電圧と比較する第１コンパレータと、
前記第２遅延信号を第２基準電圧と比較する第２コンパレータと、
を含み、
前記第１中間信号は前記第１コンパレータの出力に応じており、
前記第２中間信号は前記第２コンパレータの出力に応じており、
前記第１基準電圧および前記第２基準電圧のうちの一方は、前記第１基準電圧および前記第２基準電圧のうちの他方に、経時的に変化するオフセット電圧を重畳した電圧である、請求項８に記載の時間デジタル変換回路。
【請求項１０】
前記ジッタ重畳回路は、
ノイズ信号を生成するノイズ源と、
前記ノイズ信号を受けるローパスフィルタと、
をさらに含み、
前記ローパスフィルタの出力信号が前記オフセット電圧である、請求項９に記載の時間デジタル変換回路。

発明の詳細な説明【技術分野】
【０００１】
本開示は、時間測定技術に関する。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
半導体集積回路において、時間を測定したい場合に、ＴＤＣ（Time To Digital Converter）回路が利用される。ＴＤＣ回路の構成として、フラッシュ型ＴＤＣ、逐次比較型（ＳＡＲ：Successive Approximation Register）ＴＤＣなどが提案されている。
【先行技術文献】
【非特許文献】
【０００３】
1. H. Kobayashi, A. Kuwana, J. Wei, Y. Zhao, S. Katayama, T. M. Tri, M. Hirai, T. Nakatani, K. Hatayama, K. Sato, T. Ishida, T. Okamoto, T. Ichikawa, "Analog/Mixed-Signal Circuit Testing Technologies in IoT Era", IEEE 15th International Conference on Solid-State and Integrated Circuit Technology, Kunming, China (Nov. 2020).
【発明の概要】
【発明が解決しようとする課題】
【０００４】
フラッシュ型やＳＡＲ型のＴＤＣ回路は、カスケードに接続された複数の遅延素子からなる遅延線を備える。従来のＴＤＣ回路の最小時間分解能は、遅延素子の遅延時間の制約を受ける。
【０００５】
本開示は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、遅延素子の遅延時間より高い時間分解能を有するＴＤＣ回路の提供にある。
【課題を解決するための手段】
【０００６】
本開示のある態様は、第１入力信号および第２入力信号の時間差を測定する時間デジタル変換回路に関する。時間デジタル変換回路は、第１入力信号および第２入力信号のうちの一方に、経時的に変化するジッタを重畳し、第１中間信号および第２中間信号を生成するジッタ重畳回路と、ジッタが変化するたびに、第１中間信号および第２中間信号の時間差を測定する時間デジタル変換器と、複数のジッタに対応して時間デジタル変換器が測定した複数の時間差を統計処理し、第１入力信号および第２入力信号の時間差を計算する統計処理部と、を備える。
【０００７】
本開示の別の態様も、第１入力信号および第２入力信号の時間差を測定する時間デジタル変換回路に関する。時間デジタル変換回路は、第１入力信号を受ける第１入力ノードと、第２入力信号を受ける第２入力ノードと、第１入力信号に可変の遅延を与えた第１遅延信号を出力する第１出力ノードと、第２入力信号に可変の遅延を与えた第２遅延信号を出力する第２出力ノードと、を有するプログラマブルディレイ回路と、第１遅延信号および第２遅延信号のうちの一方に、経時的に変化するジッタを重畳し、第１中間信号および第２中間信号を生成するジッタ重畳回路と、入力端子に第１中間信号を受け、クロック端子に第２中間信号を受けるフリップフロップと、フリップフロップの出力にもとづいてプログラマブルディレイ回路を制御し、第１中間信号と第２中間信号の時間差を検出する逐次比較処理部と、複数のジッタに対応して逐次比較処理部が検出した複数の時間差を統計処理し、第１入力信号および第２入力信号の時間差を計算する統計処理部と、を備える。
【０００８】
なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明あるいは本開示の態様として有効である。さらに、この項目（課題を解決するための手段）の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。
【発明の効果】
【０００９】
本開示のある態様によれば、高い時間分解能が実現できる。
【図面の簡単な説明】
【００１０】
図１は、実施形態１に係る時間デジタル変換回路の回路図である。
図２は、ジッタ重畳回路の構成例を示す回路図である。
図３は、図２のジッタ重畳回路の動作波形図である。
図４は、時間デジタル変換器の構成例を示す回路図である。
図５は、ＴＤＣ回路の動作を説明する図である。
図６は、実施形態２に係るＴＤＣ回路の回路図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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