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公開番号2024113609
公報種別公開特許公報(A)
公開日2024-08-22
出願番号2023018732
出願日2023-02-09
発明の名称時間デジタル変換回路
出願人ローム株式会社
代理人個人,個人
主分類H03K 5/26 20060101AFI20240815BHJP(基本電子回路)
要約【課題】遅延素子の遅延時間より高い時間分解能を有するTDC回路を提供する。
【解決手段】ジッタ重畳回路110は、第1入力信号IN1および第2入力信号IN2のうちの一方に、経時的に変化するジッタJ1,J2…を重畳し、第1中間信号INT1および第2中間信号INT2を生成する。時間デジタル変換器130は、ジッタが変化するたびに、第1中間信号INT1および第2中間信号INT2の時間差を測定する。統計処理部150は、複数のジッタJ1,J2…に対応して時間デジタル変換器130が測定した複数の時間差τINT1INT1…を統計処理し、第1入力信号IN1および第2入力信号IN2の時間差τINを計算する。
【選択図】図1
特許請求の範囲【請求項1】
第1入力信号および第2入力信号の時間差を測定する時間デジタル変換回路であって、
前記第1入力信号および前記第2入力信号のうちの一方に、経時的に変化するジッタを重畳し、第1中間信号および第2中間信号を生成するジッタ重畳回路と、
ジッタが変化するたびに、前記第1中間信号および前記第2中間信号の時間差を測定する時間デジタル変換器と、
複数のジッタに対応して前記時間デジタル変換器が測定した複数の時間差を統計処理し、前記第1入力信号および前記第2入力信号の時間差を計算する統計処理部と、
を備える、時間デジタル変換回路。
続きを表示(約 1,800 文字)【請求項2】
前記時間デジタル変換器は、逐次比較型である、請求項1に記載の時間デジタル変換回路。
【請求項3】
前記時間デジタル変換器は、バーニア型である、請求項2に記載の時間デジタル変換回路。
【請求項4】
前記時間デジタル変換器は、
前記第1中間信号を受ける第1入力ノードと、前記第2中間信号を受ける第2入力ノードと、前記第1中間信号に可変の遅延を与えた第1遅延信号を出力する第1出力ノードと、前記第2中間信号に可変の遅延を与えた第2遅延信号を出力する第2出力ノードと、を有するプログラマブルディレイ回路と、
入力端子に前記第1遅延信号を受け、クロック端子に前記第2遅延信号を受けるフリップフロップと、
前記フリップフロップの出力にもとづいて前記プログラマブルディレイ回路を制御し、前記第1遅延信号と前記第2遅延信号の時間差を検出する逐次比較処理部と、
を含む、請求項2または3に記載の時間デジタル変換回路。
【請求項5】
前記時間デジタル変換器は、フラッシュ型である、請求項1に記載の時間デジタル変換回路。
【請求項6】
前記ジッタ重畳回路は、
前記第1入力信号を第1基準電圧と比較する第1コンパレータと、
前記第2入力信号を第2基準電圧と比較する第2コンパレータと、
を含み、
前記第1中間信号は前記第1コンパレータの出力に応じており、
前記第2中間信号は前記第2コンパレータの出力に応じており、
前記第1基準電圧および前記第2基準電圧のうちの一方は、前記第1基準電圧および前記第2基準電圧のうちの他方に、経時的に変化するオフセット電圧を重畳した電圧である、請求項1から3のいずれかに記載の時間デジタル変換回路。
【請求項7】
前記ジッタ重畳回路は、
ノイズ信号を生成するノイズ源と、
前記ノイズ信号を受けるローパスフィルタと、
をさらに含み、
前記ローパスフィルタの出力信号が前記オフセット電圧である、請求項6に記載の時間デジタル変換回路。
【請求項8】
第1入力信号および第2入力信号の時間差を測定する時間デジタル変換回路であって、
前記第1入力信号を受ける第1入力ノードと、前記第2入力信号を受ける第2入力ノードと、前記第1入力信号に可変の遅延を与えた第1遅延信号を出力する第1出力ノードと、前記第2入力信号に可変の遅延を与えた第2遅延信号を出力する第2出力ノードと、を有するプログラマブルディレイ回路と、
前記第1遅延信号および前記第2遅延信号のうちの一方に、経時的に変化するジッタを重畳し、第1中間信号および第2中間信号を生成するジッタ重畳回路と、
入力端子に前記第1中間信号を受け、クロック端子に前記第2中間信号を受けるフリップフロップと、
前記フリップフロップの出力にもとづいて前記プログラマブルディレイ回路を制御し、前記第1中間信号と前記第2中間信号の時間差を検出する逐次比較処理部と、
複数のジッタに対応して前記逐次比較処理部が検出した複数の時間差を統計処理し、前記第1入力信号および前記第2入力信号の時間差を計算する統計処理部と、
を備える、時間デジタル変換回路。
【請求項9】
前記ジッタ重畳回路は、
前記第1遅延信号を第1基準電圧と比較する第1コンパレータと、
前記第2遅延信号を第2基準電圧と比較する第2コンパレータと、
を含み、
前記第1中間信号は前記第1コンパレータの出力に応じており、
前記第2中間信号は前記第2コンパレータの出力に応じており、
前記第1基準電圧および前記第2基準電圧のうちの一方は、前記第1基準電圧および前記第2基準電圧のうちの他方に、経時的に変化するオフセット電圧を重畳した電圧である、請求項8に記載の時間デジタル変換回路。
【請求項10】
前記ジッタ重畳回路は、
ノイズ信号を生成するノイズ源と、
前記ノイズ信号を受けるローパスフィルタと、
をさらに含み、
前記ローパスフィルタの出力信号が前記オフセット電圧である、請求項9に記載の時間デジタル変換回路。

発明の詳細な説明【技術分野】
【0001】
本開示は、時間測定技術に関する。
続きを表示(約 1,900 文字)【背景技術】
【0002】
半導体集積回路において、時間を測定したい場合に、TDC(Time To Digital Converter)回路が利用される。TDC回路の構成として、フラッシュ型TDC、逐次比較型(SAR:Successive Approximation Register)TDCなどが提案されている。
【先行技術文献】
【非特許文献】
【0003】
1. H. Kobayashi, A. Kuwana, J. Wei, Y. Zhao, S. Katayama, T. M. Tri, M. Hirai, T. Nakatani, K. Hatayama, K. Sato, T. Ishida, T. Okamoto, T. Ichikawa, "Analog/Mixed-Signal Circuit Testing Technologies in IoT Era", IEEE 15th International Conference on Solid-State and Integrated Circuit Technology, Kunming, China (Nov. 2020).
【発明の概要】
【発明が解決しようとする課題】
【0004】
フラッシュ型やSAR型のTDC回路は、カスケードに接続された複数の遅延素子からなる遅延線を備える。従来のTDC回路の最小時間分解能は、遅延素子の遅延時間の制約を受ける。
【0005】
本開示は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、遅延素子の遅延時間より高い時間分解能を有するTDC回路の提供にある。
【課題を解決するための手段】
【0006】
本開示のある態様は、第1入力信号および第2入力信号の時間差を測定する時間デジタル変換回路に関する。時間デジタル変換回路は、第1入力信号および第2入力信号のうちの一方に、経時的に変化するジッタを重畳し、第1中間信号および第2中間信号を生成するジッタ重畳回路と、ジッタが変化するたびに、第1中間信号および第2中間信号の時間差を測定する時間デジタル変換器と、複数のジッタに対応して時間デジタル変換器が測定した複数の時間差を統計処理し、第1入力信号および第2入力信号の時間差を計算する統計処理部と、を備える。
【0007】
本開示の別の態様も、第1入力信号および第2入力信号の時間差を測定する時間デジタル変換回路に関する。時間デジタル変換回路は、第1入力信号を受ける第1入力ノードと、第2入力信号を受ける第2入力ノードと、第1入力信号に可変の遅延を与えた第1遅延信号を出力する第1出力ノードと、第2入力信号に可変の遅延を与えた第2遅延信号を出力する第2出力ノードと、を有するプログラマブルディレイ回路と、第1遅延信号および第2遅延信号のうちの一方に、経時的に変化するジッタを重畳し、第1中間信号および第2中間信号を生成するジッタ重畳回路と、入力端子に第1中間信号を受け、クロック端子に第2中間信号を受けるフリップフロップと、フリップフロップの出力にもとづいてプログラマブルディレイ回路を制御し、第1中間信号と第2中間信号の時間差を検出する逐次比較処理部と、複数のジッタに対応して逐次比較処理部が検出した複数の時間差を統計処理し、第1入力信号および第2入力信号の時間差を計算する統計処理部と、を備える。
【0008】
なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明あるいは本開示の態様として有効である。さらに、この項目(課題を解決するための手段)の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。
【発明の効果】
【0009】
本開示のある態様によれば、高い時間分解能が実現できる。
【図面の簡単な説明】
【0010】
図1は、実施形態1に係る時間デジタル変換回路の回路図である。
図2は、ジッタ重畳回路の構成例を示す回路図である。
図3は、図2のジッタ重畳回路の動作波形図である。
図4は、時間デジタル変換器の構成例を示す回路図である。
図5は、TDC回路の動作を説明する図である。
図6は、実施形態2に係るTDC回路の回路図である。
【発明を実施するための形態】
(【0011】以降は省略されています)

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