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公開番号2024118719
公報種別公開特許公報(A)
公開日2024-09-02
出願番号2023025155
出願日2023-02-21
発明の名称D級増幅回路
出願人日清紡マイクロデバイス株式会社
代理人SSIP弁理士法人
主分類H03F 3/217 20060101AFI20240826BHJP(基本電子回路)
要約【課題】デッドタイム期間中に出力端子に生じる急激な電圧変化を抑制し誤作動を防止する。
【解決手段】D級増幅回路1Aにおいて、ディレイ時間生成回路X103H、X103Lは、パルス変調された入力信号に応じて、インダクタンス成分を含む負荷回路2に接続された出力端子の電位がハイレベル電位及びローレベル電位に交互にスイッチング動作するように、ハイサイドパワートランジスタM101H及びローサイドパワートランジスタM101Lのゲートを夫々駆動し、入力信号がハイレベルからローレベルに遷移した場合、ハイサイドパワートランジスタのゲートは、第1期間、ハイサイド駆動電源に対応するハイレベル電位及びローレベル電位の中間電位に調整され、入力信号がローレベルからハイレベルに遷移した場合、ローサイドパワートランジスタのゲートは、第2期間、ローサイド駆動電源に対応するハイレベル電位及びローレベル電位の中間電位に調整される。
【選択図】図1
特許請求の範囲【請求項１】
パルス変調された入力信号が入力される入力端子と、
インダクタンス成分を含む負荷回路に接続された出力端子と、
出力電源に接続されたドレイン、及び、前記出力端子に接続されたソースを有するハイサイドパワートランジスタと、
グラウンド端子に接続されたソース、及び、前記出力端子に接続されたドレインを有するローサイドパワートランジスタと、
前記入力信号に応じて、前記出力端子の電位が前記出力電源に対応するハイレベル電位、及び、前記グラウンド端子に対応するローレベル電位に交互にスイッチング動作するように、前記ハイサイドパワートランジスタ及び前記ローサイドパワートランジスタのゲートをそれぞれ駆動するためのハイサイドゲート駆動回路及びローサイドゲート駆動回路と、
前記入力信号がハイレベルからローレベルに遷移した場合に、前記ハイサイドパワートランジスタのゲートを、第１期間、ハイサイド駆動電源に対応するハイレベル電位及びローレベル電位の中間電位にするためのハイサイドゲート調整回路と、
前記入力信号がローレベルからハイレベルに遷移した場合に、前記ローサイドパワートランジスタのゲートを、第２期間、ローサイド駆動電源に対応するハイレベル電位及びローレベル電位の中間電位にするためのローサイドゲート調整回路と、
を備える、Ｄ級増幅回路。
続きを表示（約 1,800 文字）【請求項２】
前記ハイサイドパワートランジスタはＮチャネルパワートランジスタであり、
前記ローサイドパワートランジスタはＮチャネルパワートランジスタであり、
前記ハイサイドゲート調整回路は、
前記出力端子に接続されたソース、並びに、互いに接続されたゲート及びドレインを有する第１Ｎチャネルトランジスタと、
前記第１Ｎチャネルトランジスタのドレインと前記ハイサイド駆動電源との間に接続された第１抵抗器と、
前記入力信号がハイレベルになった場合にハイレベルを出力し、前記入力信号がローレベルになった場合に、前記第１期間、ハイインピーダンスを出力した後に、ローレベルを出力するように構成され、出力端子が前記ハイサイドパワートランジスタのゲートに接続された第１トライステートバッファと、
を含み、
前記ローサイドゲート調整回路は、
前記グラウンド端子に接続されたソース、並びに、互いに接続されたゲート及びドレインを有する第２Ｎチャネルトランジスタと、
前記第２Ｎチャネルトランジスタのドレインと前記ローサイド駆動電源との間に接続された第２抵抗器と、
前記入力信号がローレベルになった場合にハイレベルを出力し、前記入力信号がハイレベルになった場合に、前記第２期間、ハイインピーダンスを出力した後に、ローレベルを出力するように構成され、出力端子が前記ローサイドパワートランジスタのゲートに接続された第２トライステートバッファと、
を含む、請求項１に記載のＤ級増幅回路。
【請求項３】
前記ハイサイドパワートランジスタはＰチャネルパワートランジスタであり、
前記ローサイドパワートランジスタはＮチャネルパワートランジスタであり、
前記ハイサイドゲート調整回路は、
前記ハイサイド駆動電源に接続されたソース、並びに、互いに接続されたゲート及びドレインを有する第１Ｐチャネルトランジスタと、
前記第１Ｐチャネルトランジスタのドレインと前記出力端子との間に接続された第３抵抗器と、
前記入力信号がハイレベルになった場合にローレベルを出力し、前記入力信号がローレベルになった場合に、前記第１期間、ハイインピーダンスを出力した後に、ハイレベルを出力するように構成され、出力端子が前記ハイサイドパワートランジスタのゲートに接続された第３トライステートバッファと、
を含み、
前記ローサイドゲート調整回路は、
前記グラウンド端子に接続されたソース、並びに、互いに接続されたゲート及びドレインを有する第２Ｎチャネルトランジスタと、
前記第２Ｎチャネルトランジスタのドレインと前記ローサイド駆動電源との間に接続された第４抵抗器と、
前記入力信号がローレベルになった場合にハイレベルを出力し、前記入力信号がハイレベルになった場合に、前記第２期間、ハイインピーダンスを出力した後に、ローレベルを出力するように構成され、出力端子が前記ローサイドパワートランジスタのゲートに接続された第４トライステートバッファと、
を含む、請求項１に記載のＤ級増幅回路。
【請求項４】
前記ハイサイドゲート調整回路は、前記入力信号がローレベルになった時刻から前記出力端子が前記出力電源に対応するローレベル電位に遷移した時刻までが前記第１期間となるように構成された第１論理回路を含み、
前記ローサイドゲート調整回路は、前記入力信号がハイレベルになった時刻から前記出力端子が前記出力電源に対応するハイレベル電位に遷移した時刻までが前記第２期間となるように構成された第２論理回路を含む、請求項１から３のいずれか一項に記載のＤ級増幅回路。
【請求項５】
前記ハイサイドゲート調整回路は、前記入力信号がハイレベルのとき前記出力端子の電圧が前記出力電源の電圧よりも大きくなったことを検出したとき、前記第１期間が無くなるように構成された第３論理回路を含み、
前記ローサイドゲート調整回路は、前記入力信号がローレベルのとき前記出力端子の電圧が前記グラウンド端子の電圧よりも小さくなったことを検出したとき、前記第２期間が無くなるように構成された第４の論理回路を含む、請求項４に記載のＤ級増幅回路。

発明の詳細な説明【技術分野】
【０００１】
本開示は、Ｄ級増幅回路に関する。
続きを表示（約 2,700 文字）【背景技術】
【０００２】
例えばオーディオシステム等に用いられる増幅回路の一つとして、電力効率に優れたＤ級増幅回路が知られている。Ｄ級増幅回路では、一般的に、パルス幅変調（ＰＷＭ）出力波形からオーディオ信号を抽出するためにローパスフィルタ（ＬＣフィルタ）を含む負荷回路が外付けされる。近年のＤ級増幅回路では、発振周波数を大きくすることで、ローパスフィルタを含む負荷回路を小型化し、ローコストを実現することがトレンドになってきている。
【０００３】
Ｄ級増幅回路では、一対のパワートランジスタ（ハイサイドパワートランジスタ及びローサイドパワートランジスタ）が交互にオン／オフのスイッチング動作を繰り返すが、双方のパワートランジスタが同時にオン状態になることで過大な貫通電流が生じて素子が破損することを防止するために、デッドタイムが設けられる。このデッドタイムは、Ｄ級増幅回路の増幅特性を低下させる要因になることが知られており、Ｄ級増幅回路における発振周波数の高周波化に伴い、デッドタイムを小さくすることが求められている。
【０００４】
デッドタイムを小さくするときに課題となるのは、Ｄ級増幅回路の出力端子における急激な電圧変化に起因してオフ状態にあるパワートランジスタがオン動作してしまう、いわゆるセルフターンオンによる貫通電流の発生である。このようなセルフターンオンへの対策を含むＤ級増幅回路が、例えば特許文献１に開示されている。
【０００５】
ここで図８及び図９を参照して、この種のＤ級増幅回路について簡潔に説明する。図８は参考技術に係るＤ級増幅回路１´を示す回路構成図であり、図９は図８の各部における電位の時間的変化を示すタイムチャートである。
【０００６】
Ｄ級増幅回路１´の入力端子ＩＮには、パルス変調された入力信号が入力される。入力信号は、例えば三角波（のこぎり波）オシレータを用いてパルス幅変調（ＰＷＭ）された信号であり、Ｄ級増幅回路１´が有する２つの出力ＭＯＳＦＥＴであるハイサイドパワートランジスタＭ１０１Ｈ及びローサイドパワートランジスタＭ１０１Ｌによって増幅される。ハイサイドパワートランジスタＭ１０１Ｈ及びローサイドパワートランジスタＭ１０１Ｌは、ＮチャネルのＭＯＳＦＥＴで構成され、出力端子ＯＵＴを、出力電源Ｖ１０１、又は、グラウンド端子ＧＮＤに交互に接続する電流ステアリングスイッチとして動作する。ハイサイドパワートランジスタＭ１０１Ｈは、出力電源Ｖ１０１に接続されたドレイン、及び、出力端子ＯＵＴに接続されたソースを有する。ローサイドパワートランジスタＭ１０１Ｌは、グラウンド端子ＧＮＤに接続されたソース、及び、出力端子ＯＵＴに接続されたドレインを有する。このようなＤ級増幅回路１´は、出力端子ＯＵＴに接続された負荷回路２に対して、高周波の方形波である信号を出力する。
【０００７】
負荷回路２は、インダクタンス成分であるインダクタＬ１０１及びコンデンサＣ１０１からなるローパスフィルタと、抵抗成分及びインダクタ成分を含む負荷ＬＯＡＤとを備える（より具体的には、入力信号がオーディオ信号である場合には、負荷回路２は、オーディオ信号を復元するための外付けのローパスフィルタ回路を含む）。
【０００８】
図９に示すように、Ｄ級増幅回路１´において、ＩＮ端子に入力される入力信号が時刻ｔ１でハイレベルからローレベルに遷移した場合、ハイサイドパワートランジスタＭ１０１Ｈのゲート－ソース間電圧Ｖｇｓ－Ｈは、プリドライバＸ１０２Ｈによって０Ｖへの遷移を開始する。ここでプリドライバＸ１０２Ｈの駆動能力は、トランジスタＭ１０３Ｈに比べて小さく設定されることにより、ハイサイドパワートランジスタＭ１０１Ｈのゲート－ソース間電圧Ｖｇｓ－Ｈは比較的緩やかに遷移する。これにより、ハイサイドパワートランジスタＭ１０１Ｈは比較的緩やかにオフすることができるため輻射ノイズが低減される。そしてトランジスタＭ１０２Ｈ及び抵抗Ｒ１０１Ｈによって、ハイサイドパワートランジスタＭ１０１Ｈのゲート－ソース間電圧Ｖｇｓ－Ｈが時刻ｔ２において所定の閾値電圧Ｖｒｅｆ１付近に達したことを検出すると、トランジスタＭ１０３Ｈがオンとなり、ゲート－ソース間電圧Ｖｇｓ－Ｈを急峻に０Ｖに遷移させる。このようにハイサイドパワートランジスタＭ１０１Ｈがオフすると、所定のデッドタイムＴｄが経過した後、時刻ｔ３においてローサイドパワートランジスタＭ１０１Ｌがオンすることにより、スイッチング動作が完了する。
【０００９】
続いてＩＮ端子に入力される入力信号が時刻ｔ４でローレベルからハイレベルに遷移した場合、ローサイドパワートランジスタＭ１０１Ｌのゲート－ソース間電圧Ｖｇｓ－Ｌは、プリドライバＸ１０２Ｌによって０Ｖへの遷移を開始する。ここでプリドライバＸ１０２Ｌの駆動能力は、トランジスタＭ１０３Ｌに比べ小さく設定されることにより、ローサイドパワートランジスタＭ１０１Ｌのゲート－ソース間電圧Ｖｇｓ－Ｌは比較的緩やかに遷移する。これにより、ローサイドパワートランジスタＭ１０１Ｌは比較的緩やかにオフすることができるため輻射ノイズが低減される。そしてトランジスタＭ１０２Ｌ及び抵抗Ｒ１０１Ｌによって、ローサイドパワートランジスタＭ１０１Ｌのゲート－ソース間電圧Ｖｇｓ－Ｌが時刻ｔ５において所定の閾値電圧Ｖｒｅｆ２付近に達したことを検出すると、トランジスタＭ１０３Ｌがオンとなり、ゲート－ソース間電圧Ｖｇｓ－Ｌを急峻に０Ｖに遷移させる。このようにローサイドパワートランジスタＭ１０１Ｌがオフすると、所定のデッドタイムＴｄが経過した後、時刻ｔ６においてハイサイドパワートランジスタＭ１０１Ｈがオンすることにより、スイッチング動作が完了する。
【００１０】
このようにＤ級増幅回路１´が有する一対のパワートランジスタ（ハイサイドパワートランジスタＭ１０１Ｈ及びローサイドパワートランジスタＭ１０１Ｌ）は駆動能力が大きいトランジスタＭ１０３Ｈ、Ｍ１０３Ｌでオフさせるため、出力端子ＯＵＴの急激な遷移に起因するセルフターンオンを防止できる。そのため参考技術に係るＤ級増幅回路１´では、セルフターンオンによる貫通電流を防止しながらも、スイッチング動作を急峻にすることでデッドタイムを小さくことができる。
【先行技術文献】
【特許文献】
（【００１１】以降は省略されています）

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