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公開番号2024083370
公報種別公開特許公報(A)
公開日2024-06-21
出願番号2024048822,2020572357
出願日2024-03-25,2020-02-15
発明の名称アクセスコントローラ及びデータ転送方法
出願人国立大学法人東北大学
代理人個人
主分類G06F 12/00 20060101AFI20240614BHJP(計算;計数)
要約【課題】アクセスコントローラ及びデータ転送方法を提供する。
【解決手段】アクセスコントローラは、読み出し先であるMRAMのアドレスの入力を受けると当該アドレスを保持するアドレス保持用レジスタと、アドレス保持用レジスタで保持されているMRAMの複数の指定先を読み出すようMRAMに出力するマルチプレクサと、MRAMから読み出したデータを保持する複数のデータ保持用レジスタと、読み出し先の指定と共に読み出し命令を受けると、当該読み出し先の指定に係るアドレスをアドレス保持用レジスタに保持されている読み出しアドレスと比較するコンパレータと、を備え、読み出し先の指定と共に読み出し命令を受けると、予めMRAMから読み出しているとコンパレータが判断している場合、既に読み出して複数のデータ保持用レジスタの何れかのレジスタに保持しているデータを、当該読み出し命令に対する応答して出力する。
【選択図】図9
特許請求の範囲【請求項１】
読み出し先であるＭＲＡＭのアドレスの入力を受けると当該アドレスを保持するアドレス保持用レジスタと、
前記アドレス保持用レジスタで保持されている前記ＭＲＡＭの複数の指定先を読み出すよう前記ＭＲＡＭに出力するマルチプレクサと、
前記ＭＲＡＭから読み出したデータを保持する複数のデータ保持用レジスタと、
読み出し先の指定と共に読み出し命令を受けると、当該読み出し先の指定に係るアドレスを前記アドレス保持用レジスタに保持されている読み出しアドレスと比較するコンパレータと、
を備え、
読み出し先の指定と共に読み出し命令を受けると、予め前記ＭＲＡＭから読み出していると前記コンパレータが判断している場合には、既に読み出して前記複数のデータ保持用レジスタの何れかのレジスタに保持しているデータを、当該読み出し命令に対する応答して出力する、アクセスコントローラ。
続きを表示（約 430 文字）【請求項２】
前記マルチプレクサへ接続されるプレフェッチアドレス生成器を、さらに備え、
前記プレフェッチアドレス生成器が、前記アドレス保持用レジスタに保持されている読み出し先のアドレスを含むアドレスを生成する、請求項１に記載のアクセスコントローラ。
【請求項３】
ＣＰＵとＭＲＡＭとの間でのアクセスコントローラを介在したデータ転送方法であり、
前記アクセスコントローラが、前記ＣＰＵから読み出しアドレスと共にデータ読み出し命令を受けると、前記ＭＲＡＭから当該読み出しアドレスを含んだ複数のアドレスのデータを予め読み出しておき、
前記ＣＰＵから次の読み出しアドレスと共にデータの読み出し命令を受けると、既に読み出したデータであるか否かを判断して、既に読み出したデータの読み出し命令である場合には、前記ＭＲＡＭからの読み出しを行うことなく、予め読み出したデータを、読み出し命令の応答とする、データ転送方法。

発明の詳細な説明【技術分野】
【０００１】
本発明は、デバイス、センサノード、アクセスコントローラ、データ転送方法及びマイクロコントローラにおける処理方法に関し、より詳細には、ＩｏＴ(Internet-of-Things)アプリケーションにおいてより低電力及び高パフォーマンスで利用可能なデバイスとしてのマイクロコントローラユニット（ＭＣＵ：Microcontroller Unit）及びセンサノードと、アクセスコントローラ、データ転送方法及びマイクロコントローラにおける処理方法に関する。
続きを表示（約 7,600 文字）【背景技術】
【０００２】
電力供給が必要なセンサノードへ適用することができる低電力及び高性能のマイクロコントローラユニットが要求されてきている。この要求に対してＭＣＵへ搭載される不揮発メモリの使用が研究開発されてきている（非特許文献１乃至５）。例えば、非特許文献１では、３０ＭＨｚでの３２ビット動作が実証された不揮発ＭＣＵが開示されており、非特許文献２では、１００ＭＨｚでの８ビット動作が実証された不揮発ＭＣＵが開示されている。
【先行技術文献】
【非特許文献】
【０００３】
T. Onuki, et al., "Embedded Memory and ARM Cortex-M0 Core Using 60-nm C-Axis Aligned Crystalline Indium-Gallium-Zinc Oxide FET Integrated With 65-nm Si CMOS," JSSC, vol.52, Iss.4, pp.925-932, 2017.
Y. Liu, et al., "A 65nm ReRAM-Enabled Nonvolatile Processor with 6× Reduction in Restore Time and 4× Higher Clock Frequency Using Adaptive Data Retention and Self-Write-Termination Nonvolatile Logic," ISSCC, pp.84-86, 2016.
Y. Tsuji, et al., "Sub-μW Standby Power, <18 μW/DMIPS@25MHz MCU with Embedded Atom-switch Programmable Logic and ROM," Symp. VLSI Tech., pp.T86-T87, 2015.
V. Singhal, et al., "A 10.5μA/MHz at 16MHz Single-Cycle Non-Volatile Memory Access Microcontroller with Full State Retention at 108nA in a 90nm Process," ISSCC, pp.148-150, 2015.
N. Sakimura, et al., "A 90nm 20MHz Fully Nonvolatile Microcontroller for Standby-Power-Critical Applications," ISSCC, pp.184-186, 2014.
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、これらの文献に開示されているＭＣＵの性能では、大量の受信信号を処理し、有益な情報を抽出するセンサノードには適していない。データセンターに転送されるデータ量を抑えることが出来ないからである。
【０００５】
そこで、本発明では、センサノードへ適用可能な低電力かつ高性能のデバイス及びそれを用いたセンサノードを提供することを目的とする。また、それらに関連するアクセスコントローラ、データ転送方法及びマイクロコントローラにおける処理方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明のコンセプトは次の通りである。
［１］複数のメモリセルが選択トランジスタとＭＴＪを含んで複数の領域に分けられて構成されたＭＲＡＭと、
不揮発メモリを含んで構成された不揮発ＣＰＵと、
不揮発メモリを含んで構成され、前記不揮発ＣＰＵの演算処理の一部を実行する不揮発ＦＰＧＡ－ＡＣＣと、
前記ＭＲＡＭと前記不揮発ＣＰＵと前記不揮発ＦＰＧＡ－ＡＣＣにおける各メモリセルへの電力供給を制御するパワーゲーティング制御部と、
を備える、デバイス。
［２］前記不揮発ＣＰＵが前記ＭＲＡＭにデータを送信することで前記不揮発ＦＰＧＡ－ＡＣＣは前記ＭＲＡＭから当該データを読み出すと共に、前記不揮発ＦＰＧＡ－ＡＣＣが前記ＭＲＡＭにデータを送信することで前記不揮発ＣＰＵは前記ＭＲＡＭから当該データを読み出す、前記［１］に記載のデバイス。
［３］前記不揮発ＦＰＧＡが、不揮発の記憶機能を備え、当該機能によりコンフィギュレーションデータが保存される、前記［１］又は［２］に記載のデバイス。
［４］前記ＭＲＡＭの各メモリセルが、２つの前記選択トランジスタと２つの前記ＭＴＪとを含む２Ｔ－２ＭＴＪで構成されている、前記［１］乃至［３］の何れか１項に記載のデバイス。
［５］前記ＭＲＡＭにおける前記複数の領域のそれぞれが分割されたブロック単位で構成され、当該ブロック単位でパワーゲーティングされる、前記［１］乃至［４］の何れか１項に記載のデバイス。
［６］前記不揮発ＦＰＧＡが、前記不揮発ＣＰＵ上での演算の一部を代わりに行わせるタイルと、前記不揮発ＣＰＵ上での演算の一部を前記タイルよりも高速に代わりに行わせるＤＳＰ（Digital Signal Processor）とを有している、前記［１］乃至［５］の何れか１項に記載のデバイス。
［７］前記ＭＲＡＭから読み出しの際に予めデータを読み出して蓄積することで前記ＭＲＡＭへのアクセスを制御するアクセスコントローラを、さらに備える、前記［１］乃至［６］の何れか１項に記載のデバイス。
［８］前記アクセスコントローラが、前記不揮発ＣＰＵからデータの読み出し命令を受けると予め前記ＭＲＡＭから読み出しているか否か判断し、読み出し済みである場合には、蓄積しているデータを前記不揮発ＣＰＵに送信する、前記［７］に記載のデバイス。
［９］前記アクセスコントローラが、
読み出し先であるＭＲＡＭのアドレスの入力を受けると当該アドレスを保持するアドレス保持用レジスタと、
前記アドレス保持用レジスタで保持されている前記ＭＲＡＭの複数の指定先を読み出すよう前記ＭＲＡＭに出力するマルチプレクサと、
前記ＭＲＡＭから読み出したデータを保持する複数のデータ保持用レジスタと、
読み出し先の指定と共に読み出し命令を受けると、当該読み出し先の指定に係るアドレスを前記アドレス保持用レジスタに保持されている読み出しアドレスと比較するコンパレータと、
を備え、
読み出し先の指定と共に読み出し命令を受けると、予め前記ＭＲＡＭから読み出していると前記コンパレータが判断している場合には、既に読み出して前記複数のデータ保持用レジスタの何れかのレジスタに保持しているデータを、当該読み出し命令に対する応答して出力する、前記［７］又は［８］に記載のデバイス。
［１０］前記アクセスコントローラが、前記マルチプレクサへ接続されるプレフェッチアドレス生成器を、さらに備え、
前記プレフェッチアドレス生成器が、前記アドレス保持用レジスタに保持されている読み出し先のアドレスを含むアドレスを生成する、前記［９］に記載のアクセスコントローラ。
［１１］平均電力が１００μＷ以下で使用可能である、前記［１］乃至［１０］の何れか１項に記載のデバイス。
［１２］間欠動作間隔が１００ｍ秒以下に設定可能である、前記［１］乃至［１１］の何れか１項に記載のデバイス。
［１３］前記［１］乃至［１２］の何れか１項に記載のデバイスを含んで構成された、センサノード。
［１４］読み出し先であるＭＲＡＭのアドレスの入力を受けると当該アドレスを保持するアドレス保持用レジスタと、
前記アドレス保持用レジスタで保持されている前記ＭＲＡＭの複数の指定先を読み出すよう前記ＭＲＡＭに出力するマルチプレクサと、
前記ＭＲＡＭから読み出したデータを保持する複数のデータ保持用レジスタと、
読み出し先の指定と共に読み出し命令を受けると、当該読み出し先の指定に係るアドレスを前記アドレス保持用レジスタに保持されている読み出しアドレスと比較するコンパレータと、
を備え、
読み出し先の指定と共に読み出し命令を受けると、予め前記ＭＲＡＭから読み出していると前記コンパレータが判断している場合には、既に読み出して前記複数のデータ保持用レジスタの何れかのレジスタに保持しているデータを、当該読み出し命令に対する応答して出力する、アクセスコントローラ。
［１５］前記マルチプレクサへ接続されるプレフェッチアドレス生成器を、さらに備え、
前記プレフェッチアドレス生成器が、前記アドレス保持用レジスタに保持されている読み出し先のアドレスを含むアドレスを生成する、前記［１４］に記載のアクセスコントローラ。
［１６］ＣＰＵとＭＲＡＭとの間でのアクセスコントローラを介在したデータ転送方法であり、
前記アクセスコントローラが、前記ＣＰＵから読み出しアドレスと共にデータ読み出し命令を受けると、前記ＭＲＡＭから当該読み出しアドレスを含んだ複数のアドレスのデータを予め読み出しておき、
前記ＣＰＵから次の読み出しアドレスと共にデータの読み出し命令を受けると、既に読み出したデータであるか否かを判断して、既に読み出したデータの読み出し命令である場合には、前記ＭＲＡＭからの読み出しを行うことなく、予め読み出したデータを、読み出し命令の応答とする、データ転送方法。
［１７］不揮発ＣＰＵとＭＲＡＭと再構成型演算モジュールとしての不揮発ＦＰＧＡ－ＡＣＣとを備えるマイクロコントローラにおける処理方法であり、
前記ＭＲＡＭには、前記不揮発ＣＰＵと前記不揮発ＦＰＧＡ－ＡＣＣでやり取りされるデータを保持するための領域が設定されており、
前記不揮発ＣＰＵから前記不揮発ＦＰＧＡ－ＡＣＣに入力されるデータが前記領域に書込みが行われ、
前記不揮発ＣＰＵから前記不揮発ＦＰＧＡ－ＡＣＣに、前記書込み及び計算開始の準備が終了したことを示す信号が渡され、
前記不揮発ＦＰＧＡ－ＡＣＣが前記領域に書き込まれたデータを使用して演算を開始し、
前記演算の終了後、前記不揮発ＦＰＧＡ－ＡＣＣの計算結果が、前記領域を用いて前記不揮発ＣＰＵに渡される、
マイクロコントローラにおける処理方法。
［１８］前記不揮発ＣＰＵ及び前記不揮発ＦＰＧＡ－ＡＣＣは、パワーゲーティング制御がなされる、前記［１７］に記載のマイクロコントローラにおける処理方法。
［１９］前記パワーゲーティング制御においては、データの待避及び復帰動作をしない、前記［１８］に記載のマイクロコントローラにおける処理方法。
［２０］前記不揮発ＦＰＧＡ－ＡＣＣによる演算処理が、ラプラシアンフィルタ、ＤＣＴ（Discrete Cosine Transform）、ＦＩＲ(Finite Impulse Response)フィルタ及びＦＦＴ（Fast Fourier Transform）の何れかの処理に関する、前記［１７］乃至［１９］の何れか１項に記載のマイクロコントローラにおける処理方法。
［２１］シーケンスによる順次処理を、前記不揮発ＣＰＵと不揮発ＦＰＧＡベースのアクセラレータとにより並列処理する、前記［１７］乃至［２０］の何れか１項に記載のマイクロコントローラにおける処理方法。
【発明の効果】
【０００７】
本発明によれば、ＭＲＡＭとＮＶ－ＣＰＵとＮＶ－ＦＰＧＡが不揮発のメモリセルを使用して構成されているため、ＭＲＡＭ、ＮＶ－ＣＰＵ、ＮＶ－ＦＰＧＡのメモリセルに格納されているデータを待避させることなく、パワーゲーティング制御部により、各ＭＲＡＭ、ＮＶ－ＣＰＵ、ＮＶ－ＦＰＧＡの各モジュール、即ち、非動作部の電力供給を停止するパワーゲーティングにより、ムダな消費電力を排除することができる。また、ＮＶ－ＦＰＧＡを備え、この再構成型演算モジュールにより様々な信号処理を高速に実現することができる。さらに、アクセスコントローラによりＮＶ－ＣＰＵとＭＲＡＭとの間のデータ転送を効率化させることにより、システム全体としての高速化が可能となる。このように本発明によれば、低電力かつ高性能のデバイス及びそれを用いたセンサノードを提供することができる。
【図面の簡単な説明】
【０００８】
図１は本発明の実施形態に係るデバイスの構成図である。
図２は本発明のコンセプトを説明するための図であり、図２Ａは従来のＣＭＯＳベースで構成したときの時間に対する電力を示す図、図２Ｂは図２Ａにおいてパワーゲーティングを行った場合の時間に対する電力を示す図、図２Ｃは図２Ａにおいて揮発メモリ部分を不揮発メモリとした上でパワーゲーティングを行った場合の時間に対する電力を示す図である。
図３は本発明のコンセプトを説明するための図であり、図３Ａはパワーゲーティングを行いＣＰＵ上のシーケンシャル処理を行ったときの時間に対する電力を示す図、図３Ｂはデバイスに組み込まれているＦＰＧＡにより実行させたときの時間に対する電力を示す図である。
図４はセンサノードを用いたシステムの構成図である。
図５はセンサノードの構成図である。
図６は図１を具体化した構成図である。
図７はＳＴＴ－ＭＲＡＭの具体的な構成図である。
図８はＳＴＴ－ＭＲＡＭの動作波形を示す図である。
図９はＣＰＵとＭＲＡＭとの間のアクセスコントローラ（Accelerator）を説明するための図である。
図１０はデータ転送遷移を示すための図であり、図１０Ａ～図１０Ｆはその各状態を示す図である。
図１１はデータフローの例を示し、図１１Ａは連続するメモリアドレスに配分されている１６ビットの命令の場合であり、図１１Ｂは連続するメモリアドレスに配分されている３２ビットの命令の場合である。
図１２はアクセスコントローラでのシミュレーション波形を示す図である。
図１３はアクセスコントローラとＭＲＡＭとＮＶ－ＣＰＵで構成されるシステムと従来システムとの消費電力を比較した図表である。
図１４はＮＶ－ＣＰＵにおいて使用されるＭＴＪデバイスを示す断面図である。
図１５は不揮発フリップフロップ回路の例である。
図１６はシミュレーション波形を示す図である。
図１７はフリップフロップ動作を示す図である。
図１８は書き込み動作を示す図である。
図１９は読み出し動作を示す図である。
図２０はＮＶ－ＦＰＧＡの詳細を示す図である。
図２１はＮＶ－ＦＰＧＡのおける一つのタイルの構成を示す図である。
図２２は配線スイッチの回路を含む回路の一例を示す図である。
図２３は６入力ＬＵＴ回路のブロック図である。
図２４は不揮発フリップフロップ回路の例を示す図である。
図２５Ａは、図２４の回路の動作について、ＴＨＲＯＵＧＨフェーズ（ＣＬＫ＝１およびＣＬＫ’＝０）を示す図である。
図２５Ｂは、図２４の回路の動作について、ＨＯＬＤフェーズ（ＣＬＫ＝０およびＣＬＫ’＝１）を示す図である。
図２５Ｃは、図２４の回路の動作について、ＳＴＯＲＥフェーズを示す図である。
図２５Ｄは、図２４の回路の動作について、ＲＥＳＴＯＲＥフェーズを示す図である。
図２６はＤＳＰコアの回路構成を示す図である。
図２７は実施例として作製したチップの像である。
図２８は測定波形を示す図である。
図２９はＳｈｍｏｏＰｌｏｔを示す図である。
図３０は間欠動作間隔（Intermittent Operation Interval）と平均電力との関係を示す図である。
図３１はエナジーハーベスティングによって得られる電力をエネルギー源毎に示す図である。
図３２はラプラシアンフィルタ、ＤＣＴ（Discrete Cosine Transform）、ＦＩＲ(Finite Impulse Response)フィルタ、ＦＦＴ（Fast Fourier Transform）の各処理による必要な電力を示す図である。
図３３は本実施例を従来例（非特許文献１乃至５）と比較したときの図表である。
図３４は図３３の図表のうち動作周波数とＩｏＴアプリケーションを想定したときの平均電力との関係を示す図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しながら本発明の実施形態について詳細に説明する。本発明の実施形態で説明した事項に関し本発明の範囲を変更しない範囲で設計変更することができる。
【００１０】
図１は、本発明の実施形態に係るデバイスの構成図である。本発明の実施形態に係るデバイス１は、図１に示すように、ＭＲＡＭとしてのＳＴＴ－ＭＲＡＭ（Spin Transfer Torque-Magnetoresistive Random Access Memory）２と、ＮＶ－ＣＰＵ（Nonvolatile Central Processing Unit）３と、ＮＶ－ＦＰＧＡ（Nonvolatile Field-Programmable Gate Array）４と、ＳＴＴ－ＭＲＡＭ２とＮＶ－ＣＰＵ３とＮＶ－ＦＰＧＡ４における各メモリセルへの電力供給を制御するパワーゲーティング制御部５と、ＳＴＴ－ＭＲＡＭ２から読み出しの際に予めデータを読み出して蓄積することでＳＴＴ－ＭＲＡＭ２へのアクセスを制御するアクセスコントローラ６とを含んで構成されている。ＳＴＴ－ＭＲＡＭ２へのアクセスにはアクセスコントローラ６が介在し、これらのモジュールがバス７により接続されている。
（【００１１】以降は省略されています）

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