特許ウォッチ

公開番号2024056266
公報種別公開特許公報(A)
公開日2024-04-23
出願番号2022163027
出願日2022-10-11
発明の名称プロセッサ
出願人富士通株式会社
代理人個人,個人,個人
主分類G06F 9/34 20180101AFI20240416BHJP(計算;計数)
要約【課題】前処理を実行しない演算命令の演算レイテンシの増加を抑制しつつ、前処理を実行する演算命令の処理性能を向上する。
【解決手段】プロセッサは、演算命令をパイプライン処理する演算実行部を有するプロセッサであって、前記演算実行部は、演算に使用するデータを保持する第1レジスタと、前記第1レジスタに保持されたデータの前処理を実行する前処理部と、前記前処理部で前処理されたデータを保持する第2レジスタと、第1レジスタに保持されたデータまたは前記第2レジスタに保持されたデータの演算を実行する演算器と、前記第1レジスタの出力または前記第2レジスタの出力を前記演算器の入力に接続するセレクタと、を有する。
【選択図】図1
特許請求の範囲【請求項１】
演算命令をパイプライン処理する演算実行部を有するプロセッサであって、
前記演算実行部は、
演算に使用するデータを保持する第１レジスタと、
前記第１レジスタに保持されたデータの前処理を実行する前処理部と、
前記前処理部で前処理されたデータを保持する第２レジスタと、
第１レジスタに保持されたデータまたは前記第２レジスタに保持されたデータの演算を実行する演算器と、
前記第１レジスタの出力または前記第２レジスタの出力を前記演算器の入力に接続するセレクタと、を有する
プロセッサ。
続きを表示（約 1,300 文字）【請求項２】
データを前記前処理部で前処理せずに前記演算器で演算する第１演算命令と、データを前記前処理部で前処理させた後に前記演算器で演算する第２演算命令とをデコードする命令デコーダと、
前記第２演算命令の前処理後のデータの演算を前記演算器で実行するサイクルと、前記第２演算命令に続いて前記第１演算命令が前記演算実行部に供給される場合に前記第１演算命令の演算を前記演算器で実行するサイクルとにおいて、前記第２レジスタの出力を前記セレクタに選択させる選択信号を生成する選択信号生成部と、を有し、
前記命令デコーダは、前記前処理部に入力されるデータを前処理せずに前記前処理部から出力させる制御情報を生成する
請求項１に記載のプロセッサ。
【請求項３】
前記選択信号生成部は、前記第２演算命令に対応して生成した前記選択信号を後続の演算命令が続く間保持し、後続の演算命令が途切れたときに前記第１レジスタの出力を前記セレクタに選択させる選択信号を生成する保持部を有する
請求項２に記載のプロセッサ。
【請求項４】
前記第１レジスタと前記セレクタとの間に直列に接続され、前記前処理部と前記第２レジスタとをそれぞれ含む複数の前処理段と、
データを複数の前記前処理段で前処理せずに前記演算器で演算する第１演算命令と、データを前処理する前記前処理段の数に対応する複数種の第２演算命令とをデコードする命令デコーダと、
複数種の前記第２演算命令の各々の前処理後のデータの演算を前記演算器で実行するサイクルと、複数種の前記第２演算命令の１つに続いて前記第１演算命令が前記演算実行部に供給される場合に前記第１演算命令の演算を前記演算器で実行するサイクルとにおいて、前記第２演算命令の前記１つの前処理後のデータを保持する前記第２レジスタの出力を前記セレクタに選択させる選択信号を生成する選択信号生成部と、を有し、
前記命令デコーダは、前記第１演算命令のデコードに基づいて複数の前記前処理段の各々の前記前処理部に入力されるデータを前処理せずに前記前処理部の各々から出力させる制御情報を生成する
請求項１に記載のプロセッサ。
【請求項５】
前記選択信号生成部は、複数種の前記第２演算命令の各々に対応して生成した前記選択信号を後続の演算命令が続く間保持し、後続の演算命令が途切れたときに前記選択信号の生成を停止する複数の保持部を、複数の前記前処理段にそれぞれ対応して有し、
前記選択信号の生成の停止は、前段側の前記前処理段に対応する前記保持部から順に実行され、
前記セレクタは、複数の前記保持部の各々が生成または生成を停止する前記選択信号に応じて前記第１レジスタの出力または複数の前記第２レジスタの出力のいずれかを前記演算器の入力に接続する
請求項４に記載のプロセッサ。
【請求項６】
複数の前記前処理部の少なくとも１つに前処理を実行させない前記第２演算命令をデコードした場合、前処理を実行しない前記前処理部による前処理を無効にする制御情報を生成する
請求項４または請求項５に記載のプロセッサ。

発明の詳細な説明【技術分野】
【０００１】
本発明は、プロセッサに関する。
続きを表示（約 2,200 文字）【背景技術】
【０００２】
先行する演算命令に続く演算命令の演算器への発行を、ソースオペランドが使用可能か否かを示す情報に基づいて制御することで、レジスタを共用して演算サイクル数が異なる演算器群を並列に動作させる手法が知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
特開２０００－１８１７０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
例えば、データの演算と、データを前処理した前処理後のデータの演算とを１つの演算器で実行する場合、パイプラインは、データを前処理する前処理部を含む第１フローと、データを演算する演算器を含む第２フローとに分けられる。そして、前処理を実行するデータの演算は、第１フローと第２フローとを組み合わせて実行され、前処理を実行しないデータの演算は、第２フローのみを使用して実行される。あるいは、パイプラインが直列に接続された前処理部と演算器とを含む場合、前処理を実行しないデータの演算は、前処理部の処理を無効化することで実行される。
【０００５】
しかしながら、第１フローと第２フローとを含むパイプラインでは、前処理を実行するデータの演算は、２サイクルに１回しか実行されないため、１サイクルあたりの命令処理数であるＩＰＣ（Instruction per Cycle）が悪化する。また、前処理部と演算器とを含むパイプラインでは、前処理を実行しないデータの演算時にデータが前処理部を通過するため、余計なサイクルが追加され、演算レイテンシが伸びてしまう。
【０００６】
１つの側面では、本発明は、前処理を実行しない演算命令の演算レイテンシの増加を抑制しつつ、前処理を実行する演算命令の処理性能を向上することを目的とする。
【課題を解決するための手段】
【０００７】
一つの観点によればプロセッサは、演算命令をパイプライン処理する演算実行部を有するプロセッサであって、前記演算実行部は、演算に使用するデータを保持する第１レジスタと、前記第１レジスタに保持されたデータの前処理を実行する前処理部と、前記前処理部で前処理されたデータを保持する第２レジスタと、第１レジスタに保持されたデータまたは前記第２レジスタに保持されたデータの演算を実行する演算器と、前記第１レジスタの出力または前記第２レジスタの出力を前記演算器の入力に接続するセレクタと、を有する。
【発明の効果】
【０００８】
前処理を実行しない演算命令の演算レイテンシの増加を抑制しつつ、前処理を実行する演算命令の処理性能を向上することができる。
【図面の簡単な説明】
【０００９】
一実施形態におけるプロセッサの要部の一例を示すブロック図である。
図１のプロセッサで実行される積和演算命令の動作の例を示す説明図である。
図１のプロセッサが図２に示す積和演算命令を実行するときのパイプラインの動作の例を示すタイミング図である。
他のプロセッサの要部の一例を示すブロック図である。
図４のプロセッサが図２に示す積和演算命令を実行するときのパイプラインの動作の例を示すタイミング図である。
さらなる他のプロセッサの要部の一例を示すブロック図である。
図６のプロセッサが図２に示す積和演算命令を実行するときのパイプラインの動作の例を示すタイミング図である。
別の実施形態におけるプロセッサの一例を示すブロック図である。
図８の演算実行部の要部の一例を示すブロック図である。
図９の演算実行部が図２に示す積和演算命令を実行するときのパイプラインの動作の例を示すタイミング図である。
図９の演算実行部が図２に示す積和演算命令を実行するときのパイプラインの動作の別の例を示すタイミング図である。
別の実施形態のプロセッサにおける演算実行部の要部の一例を示すブロック図である。
図１２の回路の続きの一例を示すブロック図である。
図１２および図１３の演算実行部が積和演算命令を実行するときのパイプラインの動作の例を示すタイミング図である。
図１２および図１３の演算実行部が積和演算命令を実行するときのパイプラインの動作の別の例を示すタイミング図である。
図１２および図１３の演算実行部が積和演算命令を実行するときのパイプラインの動作のさらなる別の例を示すタイミング図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して実施形態が説明される。以下では、信号が伝達される信号線には、信号名と同じ符号が使用される。特に限定されないが、以下で説明するプロセッサは、スーパースカラ方式のプロセッサであり、パイプライン処理により命令を並列に実行する。また、以下で説明するプロセッサは、１つの命令で複数のデータの演算を並列に実行するＳＩＭＤ（Single Instruction Multiple Data）演算を実行可能である。なお、以下で説明するプロセッサは、スカラー方式のプロセッサでもよい。
（【００１１】以降は省略されています）

関連特許