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公開番号2024051117
公報種別公開特許公報(A)
公開日2024-04-10
出願番号2024028773,2022571927
出願日2024-02-28,2021-11-01
発明の名称半導体ユニット及び半導体装置
出願人富士電機株式会社
代理人弁理士法人扶桑国際特許事務所
主分類H01L 25/07 20060101AFI20240403BHJP(基本的電気素子)
要約【課題】短絡を防止でき、セラミックス板の拡大化を抑制する。
【解決手段】セラミックス板21は、平面視で、対向する第1,第2辺21a,21bと第1,第2辺21a,21bに直交して対向する第3,第4辺21c,21dとで囲まれた矩形状を成す。回路パターン23bは、セラミックス板21のおもて面に形成されている。回路パターン23aは、セラミックス板21のおもて面に形成され、半導体チップ30の裏面が接合される。さらに、回路パターン23b及び回路パターン23aは、第3辺21cから第4辺21dに渡ってそれぞれ形成され、さらに、第1辺21aから第2辺21bに向かう主電流方向D1に並んで形成されている。
【選択図】図1
特許請求の範囲【請求項1】
半導体チップと、前記半導体チップと電気的に接続される入力回路金属及び出力回路金属と、を有する半導体ユニットを備える半導体装置であって、
前記半導体ユニットは、
正極と負荷とに接続される上アーム部を構成する第1半導体ユニットと、
前記負荷と負極とに接続される下アーム部を構成する第2半導体ユニットと、
を含み、
前記第1半導体ユニット及び前記第2半導体ユニットは、主電流方向が反対向きになるように、前記主電流方向に直交する左右方向に互い違いに複数並んで配置されている、
半導体装置。
続きを表示(約 1,100 文字)【請求項2】
半導体チップと、前記半導体チップと電気的に接続される入力回路金属及び出力回路金属と、を有する半導体ユニットを備える半導体装置であって、
前記半導体ユニットは、
正極と負荷とに接続される上アーム部を構成する第1半導体ユニットと、
前記負荷と負極とに接続される下アーム部を構成する第2半導体ユニットと、
を含み、
前記第1半導体ユニットは主電流方向に直交する左右方向に複数並び、前記第2半導体ユニットは主電流方向が前記第1半導体ユニットと反対向きで前記左右方向に複数並んで配置されている、
半導体装置。
【請求項3】
前記第1半導体ユニット及び前記第2半導体ユニットは、それぞれ、2つの短辺と2つの長辺とを有する、
請求項1または2に記載の半導体装置。
【請求項4】
前記第1半導体ユニット及び前記第2半導体ユニットの長手方向は、前記主電流方向である、
請求項3に記載の半導体装置。
【請求項5】
前記第1半導体ユニットの入力端子領域及び前記第2半導体ユニットの出力端子領域は、前記長手方向において同じ側に設けられている、
請求項4に記載の半導体装置。
【請求項6】
前記左右方向に延伸し、前記第1半導体ユニットの前記入力端子領域に接合された第1配線部材と、
前記左右方向に延伸し、前記第2半導体ユニットの前記出力端子領域に接合された第2配線部材と、
を備える請求項5に記載の半導体装置。
【請求項7】
前記長手方向において前記第1配線部材及び前記第2配線部材とは反対側に設けられ、前記左右方向に延伸し前記第1半導体ユニットの出力端子領域及び前記第2半導体ユニットの入力端子領域に接合された第3配線部材を備える、
請求項6に記載の半導体装置。
【請求項8】
前記第1半導体ユニット及び前記第2半導体ユニットは、それぞれ、前記半導体チップを複数含む、
請求項1乃至7のいずれか1項に記載の半導体装置。
【請求項9】
前記半導体チップは、RC-IGBTである、
請求項1乃至8のいずれか1項に記載の半導体装置。
【請求項10】
前記第1半導体ユニット及び前記第2半導体ユニットは、それぞれ、前記半導体チップと電気的に接続される制御回路金属及びセンス回路金属を有する、
請求項1乃至9のいずれか1項に記載の半導体装置。
(【請求項11】以降は省略されています)

発明の詳細な説明【技術分野】
【0001】
本発明は、半導体ユニット及び半導体装置に関する。
続きを表示(約 2,200 文字)【背景技術】
【0002】
半導体装置は、パワーデバイスを含む。パワーデバイスは、例えば、IGBT(Insulated Gate Bipolar Transistor)、パワーMOSFET(Metal Oxide Semiconductor Field Effect Transistor)を具備する半導体チップである。このような半導体装置は、上記の半導体チップが配置されたセラミックス回路基板を備える。セラミックス回路基板は、セラミックス板とセラミックス板のおもて面に形成された複数の回路パターンとを含む。1つのセラミックス回路基板で上アームと下アームとにそれぞれ対応するように回路パターンが形成されている。半導体チップは、複数の回路パターン上に適宜搭載される。半導体チップの制御電極と半導体チップの主電極とセラミックス回路基板の回路パターンとの間で適宜ボンディングワイヤにより電気的に接続される。これにより半導体装置は、所望の機能を実現する(例えば、特許文献1参照)。
【先行技術文献】
【特許文献】
【0003】
国際公開第2016/084622号
【発明の概要】
【発明が解決しようとする課題】
【0004】
上記の半導体装置は、セラミックス板上に、上アーム及び下アームにそれぞれ対応する回路パターンを、それらの間を所定距離空けて形成する必要がある。これにより、上アーム及び下アームにそれぞれ対応する回路パターン間における短絡を防止することができる。しかしながら、回路パターン間に所定距離を空ける必要があるために、セラミックス板の回路パターンの搭載面積が狭くなり、セラミックス板の小型化が難しい。このため、半導体装置の小型化を図ることが難しくなってしまう。
【0005】
本発明は、このような点に鑑みてなされたものであり、短絡を防止でき、セラミックス板の拡大化を抑制することができる半導体ユニット及び当該半導体ユニットを含む半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0006】
本発明の一観点によれば、半導体チップと、前記半導体チップと電気的に接続される入力回路金属及び出力回路金属と、を有する半導体ユニットを備える半導体装置であって、前記半導体ユニットは、正極と負荷とに接続される上アーム部を構成する第1半導体ユニットと、前記負荷と負極とに接続される下アーム部を構成する第2半導体ユニットと、を含み、前記第1半導体ユニット及び前記第2半導体ユニットは、主電流方向が反対向きになるように、前記主電流方向に直交する左右方向に互い違いに複数並んで配置されている、半導体装置が提供される。
【0007】
また、本発明の一観点によれば、半導体チップと、前記半導体チップと電気的に接続される入力回路金属及び出力回路金属と、を有する半導体ユニットを備える半導体装置であって、前記半導体ユニットは、正極と負荷とに接続される上アーム部を構成する第1半導体ユニットと、前記負荷と負極とに接続される下アーム部を構成する第2半導体ユニットと、を含み、前記第1半導体ユニットは主電流方向に直交する左右方向に複数並び、前記第2半導体ユニットは主電流方向が前記第1半導体ユニットと反対向きで前記左右方向に複数並んで配置されている、半導体装置が提供される。
【発明の効果】
【0008】
開示の技術によれば、短絡を防止でき、セラミックス板の拡大化を抑制して、半導体ユニット並びに半導体装置の小型化を図ることができる。
【0009】
本発明の上記及び他の目的、特徴及び利点は本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
【図面の簡単な説明】
【0010】
第1の実施の形態の半導体装置に含まれる半導体ユニットの平面図である。
第1の実施の形態の半導体装置に含まれる半導体ユニットの断面図である。
第1の実施の形態の半導体装置に含まれる半導体ユニットの別の平面図である。
第1の実施の形態の半導体装置の平面図(その1)である。
第1の実施の形態の半導体装置の平面図(その2)である。
第1の実施の形態の半導体装置の等価回路を示す図である。
参考例の半導体ユニットの平面図である。
第1の実施の形態の変形例1の半導体装置の平面図である。
第1の実施の形態の変形例2の半導体装置の平面図である。
第1の実施の形態の変形例3の半導体装置の平面図(その1)である。
第1の実施の形態の変形例3の半導体装置の平面図(その2)である。
第1の実施の形態の変形例4の半導体装置の平面図(その1)である。
第1の実施の形態の変形例4の半導体装置の平面図(その2)である。
第1の実施の形態の変形例5の半導体装置の平面図(その1)である。
第1の実施の形態の変形例5の半導体装置の平面図(その2)である。
第2の実施の形態の半導体装置に含まれる半導体ユニットの平面図である。
第3の実施の形態の半導体装置に含まれる半導体ユニットの平面図である。
【発明を実施するための形態】
(【0011】以降は省略されています)

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