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公開番号2024059015
公報種別公開特許公報(A)
公開日2024-04-30
出願番号2022166485
出願日2022-10-17
発明の名称半導体装置および半導体装置の製造方法
出願人富士電機株式会社
代理人個人
主分類H01L 29/78 20060101AFI20240422BHJP(基本的電気素子)
要約【課題】CMP技術を適用せずに、多結晶シリコン層の落ち込み量を低減し、n⁺型エミッタ領域やn⁺型ソース領域の深さを浅くすることができる半導体装置および半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、第1半導体層14の酸化膜23を形成し、酸化膜237をエッチングして、トレンチ用マスク27形成し、トレンチ用マスク27をマスクとして、トレンチ26を形成し、トレンチ用マスク27を残したまま、ゲート絶縁膜8を形成し、ゲート絶縁膜8上に、多結晶シリコン層26を形成し、多結晶シリコン層26をエッチングして、ゲート電極10を形成する。
【選択図】図2
特許請求の範囲【請求項１】
第１導電型の半導体基板と、
前記半導体基板のおもて面に設けられた、第２導電型の第１半導体層と、
前記第１半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第１半導体領域と、
前記第１半導体領域および前記第１半導体層を貫通して前記第１半導体基板に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記第１半導体層および前記第１半導体領域の表面に設けられた第１電極と、
前記半導体基板の裏面に設けられた第２電極と、
を備え、
前記第１半導体領域の前記第１電極側の表面に最も近い前記ゲート電極の表面と、前記第１半導体領域の前記第１電極側の表面との距離は、０．１μｍ以上０．３μｍ以下であることを特徴とする半導体装置。
続きを表示（約 860 文字）【請求項２】
第１導電型の半導体基板のおもて面に、第２導電型の第１半導体層を形成する第１工程と、
前記第１半導体層の、前記半導体基板側に対して反対側の表面に酸化膜を形成する第２工程と、
前記酸化膜をエッチングして、トレンチ用マスクを形成する第３工程と、
前記トレンチ用マスクをマスクとして、前記第１半導体層を貫通して前記半導体基板に達するトレンチを形成する第４工程と、
前記トレンチ用マスクを残したまま、前記第１半導体層の表面と、前記トレンチの底部および側壁と、に沿ってゲート絶縁膜を形成する第５工程と、
前記ゲート絶縁膜上に、多結晶シリコン層を形成する第６工程と、
前記多結晶シリコン層をエッチングして、ゲート電極を形成する第７工程と、
前記第１半導体層の、前記半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域を形成する第８工程と、
前記第１半導体層および前記第１半導体領域の表面に第１電極を形成する第９工程と、
前記炭化珪素半導体基板の裏面に第２電極を形成する第１０工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項３】
前記第７工程では、前記第１半導体領域の前記第１電極側の表面に最も近い前記多結晶シリコン層の表面と、前記第１半導体領域の前記第１電極側の表面との距離を、０．１μｍ以上０．３μｍ以下に形成することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第５工程より後、前記第６工程より前に、
前記トレンチ用マスクの一部をエッチングして、前記トレンチ用マスクの厚さを０．１μｍ以上０．１５μｍ以下とする工程をさらに含むことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項５】
前記第２工程では、前記酸化膜の代わりに窒化膜を形成することを特徴とする請求項２に記載の半導体装置の製造方法。

発明の詳細な説明【技術分野】
【０００１】
この発明は、半導体装置および半導体装置の製造方法に関する。
続きを表示（約 2,000 文字）【背景技術】
【０００２】
パワー半導体装置は、バイポーラトランジスタやＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ)、ＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。
【０００３】
例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、パワーＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。
【０００４】
プレーナゲート構造は、半導体基板のおもて面上に平板状にＭＯＳゲートを設けたＭＯＳゲート構造である。トレンチゲート構造は、半導体基板（半導体チップ）のおもて面に形成したトレンチ内にＭＯＳゲートを埋め込んだＭＯＳゲート構造であり、トレンチの側壁に沿って半導体基板のおもて面と直交する方向にチャネル（反転層）が形成される。このため、半導体基板のおもて面に沿ってチャネルが形成されるプレーナゲート構造と比べて、単位面積当たりの単位セル（素子の構成単位）密度を増やすことができ、単位面積当たりの電流密度を増やすことができるため、コスト面で有利である。
【０００５】
図１２は、従来の半導体装置の製造方法によるトレンチ構造形成のフローチャートである。図１３～図２０は、従来の半導体装置の製造方法によるトレンチ構造の形成途中の状態を示す断面図である。これらの図により、従来の半導体装置でのゲートトレンチ（トレンチ構造）の形成方法を説明する。
【０００６】
まず、図１３に示すように、半導体基体１４４の表面上に、熱酸化膜（ＳｉＯ
2
）１２３を成長させる（ステップＳ１１）。半導体基体１４４は、例えば、ｎ
-
型半導体基板内に、ｐ型ベース領域、ｎ型蓄積層等のおもて面素子構造が形成されたものである。
【０００７】
次に、図１４に示すように、熱酸化膜１２３をエッチングすることにより、所定の開口幅を有するトレンチ用マスク１２７を形成する（ステップＳ１２）。次に、図１５に示すように、ドライエッチングによってシリコン（Ｓｉ）をエッチングして、ゲートトレンチ１４６を形成する（ステップＳ１３）。次に、図１６に示すように、トレンチ用マスク１２７を全て除去する（ステップＳ１４）。
【０００８】
次に、図１７に示すように、半導体基体１４４のおもて面と、ゲートトレンチ１４６の底部および側壁と、に沿ってゲート絶縁膜１０８を形成する（ステップＳ１５）。次に、図１８に示すように、ゲート絶縁膜１０８上に、例えばリン原子がドーピングされた多結晶シリコン層（ポリシリコン）１２６を形成する（ステップＳ１６）。この多結晶シリコン層１２６はゲートトレンチ１４６内を埋めるように形成する。
【０００９】
次に、図１９に示すように、多結晶シリコン層１２６をエッチングし、ゲートトレンチ１４６内部に残すことによって、ゲート電極１１０を形成する（ステップＳ１７）。このエッチングでは、メサ表面の多結晶シリコン層１２６をすべてエッチングし、ゲート絶縁膜１０８が露出するまで行う。メサは、隣り合うゲートトレンチ１４６に挟まれる領域であってよい。次に、図２０に示すように、半導体基体１４４の表面上に、フォトリソグラフィ技術によって所望の開口部を有するマスク（不図示）を、例えばレジストで形成する。そして、このレジストをマスクとしてイオン注入法によってｎ型の不純物をイオン注入する。それによって、半導体基体１４４のおもて面領域の一部に、ｎ
+
型エミッタ領域１１２を形成する（ステップＳ１８）。このようにして、トレンチ構造が形成される。
【００１０】
また、塩素系ガスおよび臭素系ガスの少なくとも一方と酸素ガスとを含む混合ガスを枚葉式ドライエッチング装置に導入して、ポリシリコン層のエッチバック除去を行うことで、ポリシリコン層のエッチバック除去時のポリシリコンプラグの上面の落ち込み深さを最小にする技術が公知である（例えば、下記特許文献１参照。）。
【先行技術文献】
【特許文献】
（【００１１】以降は省略されています）

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