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公開番号2024061362
公報種別公開特許公報(A)
公開日2024-05-07
出願番号2022169264
出願日2022-10-21
発明の名称半導体モジュール
出願人富士電機株式会社
代理人弁理士法人扶桑国際特許事務所
主分類H01L 25/07 20060101AFI20240425BHJP(基本的電気素子)
要約【課題】ゲート発振の抑制を図る。
【解決手段】半導体モジュール1-1は、IGBT11、12がそれぞれ配置された回路基板b1、b2、補助エミッタ端子AE1、回路基板b1、b2上でIGBT11、21の各エミッタと電気的に接続される接続部13、23、および補助エミッタ配線を有する。補助エミッタ配線は、共通配線部1aおよび個別配線部1b、1cを含む。共通配線部1aは、補助エミッタ端子AE1と分岐点とを結ぶ。個別配線部1bは、分岐点と接続部13とを結び、共通配線部1aのインダクタンスの10%より小さいインダクタンスをもつ。個別配線部1cは、分岐点と接続部23とを結び、共通配線部1aのインダクタンスの10%より小さいインダクタンスをもつ。
【選択図】図1
特許請求の範囲【請求項１】
第１スイッチング素子が配置された第１回路基板と、
前記第１スイッチング素子と並列に接続された第２スイッチング素子が配置された第２回路基板と、
補助エミッタ端子と、
前記第１回路基板において前記第１スイッチング素子のエミッタ電極と電気的に接続される第１接続部と、前記第２回路基板において前記第２スイッチング素子のエミッタ電極と電気的に接続される第２接続部と、前記補助エミッタ端子と電気的に接続される補助エミッタ配線と、を有し、
前記補助エミッタ配線は、
前記補助エミッタ端子と分岐点とを結ぶ共通配線部と、
前記分岐点と前記第１接続部とを結び、前記共通配線部のインダクタンスの１０％より小さいインダクタンスをもつ第１個別配線部と、
前記分岐点と前記第２接続部とを結び、前記共通配線部のインダクタンスの１０％より小さいインダクタンスをもつ第２個別配線部と、を有する、
半導体モジュール。
続きを表示（約 270 文字）【請求項２】
前記第１個別配線部と前記第１接続部、または前記第２個別配線部と前記第２接続部は、複数本の導電性ワイヤにより電気的に接続されている、請求項１に記載の半導体モジュール。
【請求項３】
前記第１個別配線部と前記第１接続部、または前記第２個別配線部と前記第２接続部は、導電パターンにより直接接続されている、請求項１に記載の半導体モジュール。
【請求項４】
前記第１個別配線部または前記第２個別配線部の配線幅は、前記共通配線部の配線幅よりも広く形成されている、請求項１に記載の半導体モジュール。

発明の詳細な説明【技術分野】
【０００１】
本発明は、複数のスイッチング素子を有する半導体モジュールに関する。
続きを表示（約 1,700 文字）【背景技術】
【０００２】
ＩＧＢＴ（Insulated Gate Bipolar Transistor）やパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などのスイッチング素子を含む半導体モジュールは、高電圧、大電流を用いる電力変換装置などに用いられている。
【０００３】
例えば、ＩＧＢＴを含む電力変換用の半導体モジュールは、ＩＧＢＴとダイオード（ＦＷＤ（Free Wheeling Diode）として機能する）による上アームと下アームを有する。上アームのＩＧＢＴと下アームのＩＧＢＴとは直列に接続される。そして、上アームおよび下アームそれぞれにおいて、ＩＧＢＴとダイオードのセットを並列接続することで、半導体モジュールとしての電流容量の拡大が図られている。
【０００４】
スイッチング素子を並列接続する構成では、スイッチング動作時やアーム短絡時にゲート電圧に発振現象（以下、ゲート発振という）が観測されることがある。ゲート発振は、スイッチング素子のゲート容量、並列接続したスイッチング素子間のインダクタンス、ゲート間のインダクタンスなどに起因して生じる。ゲート発振が発生すると、スイッチング素子のゲート端子に耐圧を超える電圧が印加される可能性があるため、種々の対策が採られている。
【０００５】
関連技術として例えば、並列に接続されたＩＧＢＴのエミッタ電極（端子）と合流点との間の主電流が流れる経路のインダクタンスを、基板のインダクタンスなどのエミッタ電極間のインダクタンスよりも小さくすることでゲート発振を抑制する技術が提案されている（特許文献１）。また、複数のＩＧＢＴ間のエミッタに接続されるワイヤの長さや本数を調整することで、インダクタンスを揃えて電流のアンバランスや発振を抑える（段落番号００５２など）技術が提案されている（特許文献２）。
【０００６】
一方、同一アームに属する複数のＩＧＢＴが異なる基板上に配置され、導電パターンなどを介して並列接続されている半導体装置がある。このような半導体装置では、エミッタ電極間を接続する導電パターンなどに起因するインダクタンスが増大して、発振現象を十分抑制できないことがある。このため同一アームに属する複数のＩＧＢＴのエミッタ電極同士を導体ワイヤで直接接続しエミッタ電極間の電位を均一化させることで、ゲート発振を抑制する技術が提案されている（特許文献３）。
【先行技術文献】
【特許文献】
【０００７】
特開２０１７－１６２８８４号公報
特開２０１７－１３５３２１号公報
国際公開第２０２０／０５４８０６号
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記のような半導体モジュールでは、ＩＧＢＴとダイオードのセットをＤＣＢ（Direct Copper Bonding）基板に実装し、ＤＣＢ基板を並列接続した構成を有している。しかし、ＤＣＢ基板の構成数が増えるほど、ＩＧＢＴのスイッチング時または短絡状態時にゲート発振の現象が起きやすくなる。
【０００９】
このような構成に対して、ＩＧＢＴのゲート配線上にチップ抵抗を接続してゲート発振を抑制することが考えられる。しかし、チップ抵抗を接続すると、ゲート信号の立ち上がりが遅くなってスイッチング時間に遅延が生じ、ターンオン損失が増加してしまう。また、部品点数も増加するため製品コストが上昇することになる。
【００１０】
ゲート発振は、ノイズの発生やゲート酸化膜の破壊につながる危険性があるため、複数のＤＣＢ基板を有する半導体モジュールに対して、ターンオン損失やコスト上昇を抑えつつ、ゲート発振の現象を精度よく抑制する技術が望まれている。
１つの側面では、本発明は、ゲート発振の抑制を図った半導体モジュールを提供することを目的とする。
【課題を解決するための手段】
（【００１１】以降は省略されています）

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