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公開番号2024064393
公報種別公開特許公報(A)
公開日2024-05-14
出願番号2022172951
出願日2022-10-28
発明の名称リセット装置および半導体装置
出願人富士電機株式会社
代理人弁理士法人扶桑国際特許事務所
主分類H03K 17/22 20060101AFI20240507BHJP(基本電子回路)
要約【課題】リセットの誤動作を防止する。
【解決手段】リセット装置1は、リセット入力信号発生回路1a、リセット素子1bおよび制御回路1cを有する。リセット入力信号発生回路1aは、リセット入力信号Aを発生する。リセット素子1bは、リセット入力信号Aのレベルが閾値レベルTh以上になる区間T1aではリセット信号Bを出力する(Hレベルでリセット)。また、リセット素子1bは、リセット入力信号Aのレベルが閾値レベルTh未満になる区間T2aでは非リセット信号Cを出力する(Lレベルで非リセット)。制御回路1cは、装置駆動時に区間T1aにおけるリセット入力信号Aのレベルを高電位レベルから低電位レベルに変化させ、区間T2aにおけるリセット入力信号Aをプルダウンする。
【選択図】図1
特許請求の範囲【請求項１】
リセット入力信号を発生するリセット入力信号発生回路と、
前記リセット入力信号のレベルが第１のレベル帯になる第１の区間ではリセット信号を出力し、前記リセット入力信号のレベルが前記第１のレベル帯との間が閾値で区分される第２のレベル帯になる第２の区間では非リセット信号を出力するリセット素子と、
フィードバック端子を通じて前記リセット素子よりフィードバック信号を受けて、装置起動時に前記第１の区間における前記リセット入力信号のレベルを所定期間で前記第１のレベル帯から前記第２のレベル帯に変化させ、前記第２の区間における、前記リセット入力信号のレベルを前記第２のレベル帯に維持する制御回路と、
を有するリセット装置。
続きを表示（約 2,000 文字）【請求項２】
前記リセット入力信号発生回路はキャパシタであり、前記リセット素子は少なくとも１個のインバータ素子を有し、前記制御回路は前記リセット素子よりフィードバックされた信号をゲートに受ける少なくとも１個のトランジスタを有し、
前記リセット入力信号発生回路と前記制御回路は、第１の電圧を供給する第１端子と第２の電圧を供給する第２端子との間に直列に接続され、前記リセット素子は前記リセット入力信号発生回路と前記制御回路の接点を入力とする、
請求項１に記載のリセット装置。
【請求項３】
前記第１の電圧が電源電圧の場合は、前記第２の電圧は装置内部で生成される内部グランド電圧であり、前記第１の電圧が装置内部で生成される内部電源電圧の場合は、前記第２の電圧はグランド電圧である、請求項２に記載のリセット装置。
【請求項４】
前記第１のレベル帯は前記閾値レベル以上の高電位レベルであり、前記第２のレベル帯は前記閾値レベル未満の低電位レベルである、請求項３に記載のリセット装置。
【請求項５】
前記リセット素子は第１のインバータ素子と前記第１のインバータ素子の出力端子と入力端子が接続された第２のインバータ素子を含み、前記制御回路はトランジスタであって、
前記第１の電圧が、前記キャパシタの高電位端子、前記第１のインバータ素子の高電位端子および前記第２のインバータ素子の高電位端子に印加され、
前記キャパシタの低電位端子は、前記トランジスタの高電位端子および前記第１のインバータ素子の入力端子に接続され、
前記トランジスタのゲートは、前記第１のインバータ素子の出力端子に接続され、前記第１のインバータ素子の出力信号を前記フィードバックとして受け、
前記第２の電圧が、前記トランジスタの低電位端子、前記第１のインバータ素子の低電位端子および前記第２のインバータ素子の低電位端子に印加され、
前記第２のインバータ素子の出力端子から前記リセット信号または前記非リセット信号が出力される、
請求項４に記載のリセット装置。
【請求項６】
前記トランジスタは、デプレッション型のＮチャネルＭＯＳトランジスタである、請求項５に記載のリセット装置。
【請求項７】
前記リセット素子は第１のインバータ素子と前記第１のインバータ素子の出力端子と入力端子が接続された第２のインバータ素子を含み、前記制御回路はトランジスタと抵抗を含み、
前記第１の電圧が、前記キャパシタの高電位端子、前記第１のインバータ素子の高電位端子および前記第２のインバータ素子の高電位端子に印加され、
前記キャパシタの低電位端子は、前記トランジスタの高電位端子、前記抵抗の高電位端子および前記第１のインバータ素子の入力端子に接続され、
前記トランジスタのゲートは、前記第１のインバータ素子の出力端子に接続され、前記第１のインバータ素子の出力信号を前記フィードバックとして受け、
前記第２の電圧が、前記抵抗の低電位端子、前記トランジスタの低電位端子、前記第１のインバータ素子の低電位端子および前記第２のインバータ素子の低電位端子に印加され、
前記第２のインバータ素子の出力端子から前記リセット信号または前記非リセット信号が出力される、
請求項４に記載のリセット装置。
【請求項８】
前記抵抗は、デプレッション型のＮチャネルＭＯＳトランジスタであり、前記トランジスタは、エンハンスメント型のＮチャネルＭＯＳトランジスタである、請求項７に記載のリセット装置。
【請求項９】
前記第１のレベル帯は前記閾値レベル未満の低電位レベルであり、前記第２のレベル帯は前記閾値レベル以上の高電位レベルである、請求項３に記載のリセット装置。
【請求項１０】
前記リセット素子はインバータ素子であり、前記制御回路は第１のトランジスタと第２のトランジスタを含み、
前記第１の電圧が、前記第１のトランジスタの高電位端子、前記第２のトランジスタの高電位端子および前記インバータ素子の高電位端子に対して印加され、
前記キャパシタの高電位端子は、前記トランジスタの低電位端子、抵抗の低電位端子および前記インバータ素子の入力端子に接続され、
前記トランジスタのゲートは、前記インバータ素子の出力端子に接続され、前記インバータ素子の出力信号を前記フィードバックとして受け、
前記第２の電圧が、前記キャパシタの低電位端子および前記インバータ素子の低電位端子に印加され、
前記インバータ素子の出力端子から前記リセット信号または前記非リセット信号が出力される、
請求項９に記載のリセット装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、リセット装置および半導体装置に関する。
続きを表示（約 1,400 文字）【背景技術】
【０００２】
近年、パワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）などのパワー出力スイッチ素子と、パワー出力スイッチ素子を駆動する駆動回路等を内蔵したＩＰＳ（Intelligent Power Switch）と呼ばれる半導体装置の開発が進んでいる。
【０００３】
ＩＰＳは、例えば、トランスミッション、エンジンおよびブレーキなどの自動車電装システムに広く利用されており、小型化、高性能化および高信頼性に応える製品が要望されている。
【０００４】
一方、ＩＰＳの運用時には、マイコン等から出力される制御信号が入力される。ＩＰＳでは、制御信号が入力された際に安定した状態で起動するように、ＩＰＳ内部のリセット回路から出力されるリセット信号にもとづいて、ＩＰＳ内部の状態を初期化するためのリセットが行われる。
【０００５】
関連技術として、電源回路で生成される電圧を監視して電圧の立ち上がりを検出すると、論理部をリセットするリセット信号を生成して、電源電圧の立ち上げ直後の意図しないハイレベル信号の出力を抑制する技術が提案されている。
【先行技術文献】
【特許文献】
【０００６】
特開２０２０－１１９６２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記のリセット回路によるリセット後は、リセット回路から出力されるリセット信号の出力レベルが固定レベルとなることで、ＩＰＳは通常動作を行う。一方、リセット後の通常動作区間において、例えば、短絡遮断等の他回路の作動によって、ＩＰＳの動作電圧が変動する場合がある。
【０００８】
しかし、従来のリセット回路では、動作電圧の変動に追従して通常動作区間であってもリセット信号のレベルが固定されずに変動してしまい、リセットの誤動作が生じる可能性がある。通常動作区間においてＩＰＳに対して誤ったリセットが行われると、ＩＰＳ全体が誤動作してしまい、信頼性の低下を引き起こすという問題がある。
【０００９】
１つの側面では、本発明は、動作電圧の変動が生じた場合でもリセットの誤動作の防止を図ったリセット装置および半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、リセット装置が提供される。リセット装置は、リセット入力信号発生回路、リセット素子および制御回路を有する。リセット入力信号発生回路は、リセット入力信号を発生する。リセット素子は、リセット入力信号のレベルが第１のレベル帯になる第１の区間ではリセット信号を出力し、リセット入力信号のレベルが第１のレベル帯との間が閾値で区分される第２のレベル帯になる第２の区間では非リセット信号を出力する。制御回路は、フィードバック端子を通じてリセット素子よりフィードバック信号を受けて、装置起動時に第１の区間におけるリセット入力信号のレベルを所定期間で第１のレベル帯から第２のレベル帯に変化させ、第２の区間における、リセット入力信号のレベルを第２のレベル帯に維持する。
（【００１１】以降は省略されています）

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