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公開番号2024063933
公報種別公開特許公報(A)
公開日2024-05-14
出願番号2022172134
出願日2022-10-27
発明の名称半導体装置
出願人富士電機株式会社
代理人弁理士法人扶桑国際特許事務所
主分類H01L 21/60 20060101AFI20240507BHJP(基本的電気素子)
要約【課題】複数の半導体チップの電流アンバランスの発生を防止する。
【解決手段】半導体装置1は、基板10に搭載された半導体チップ21、22、ゲート配線11、ゲート用外部端子3およびゲートワイヤ群を形成するゲートワイヤw1、w2を備える。ゲートワイヤw1は、ゲート配線11の接合部p1と半導体チップ21のゲートパッドgp1とを接続する。ゲートワイヤw2は、ゲート配線11の接合部p2と半導体チップ22のゲートパッドgp2とを接続する。また、ゲート配線11およびゲートワイヤ群の少なくとも一方の素材の一部に他と異なる抵抗率の素材が設けられ、端子接合部p0から接合部p1までの電流経路c1の抵抗値R1とゲートワイヤw1の抵抗値R11との第1の合成抵抗値と、端子接合部p0から接合部p2までの電流経路c2の抵抗値R2とゲートワイヤw2の抵抗値R12との第2の合成抵抗値とが略等しくなるように調整されている。
【選択図】図1
特許請求の範囲【請求項1】
基板に搭載された第1の半導体チップおよび第2の半導体チップと、
前記基板に搭載されて、第1の接合部および第2の接合部を有するゲート配線と、
前記基板の外部から前記ゲート配線に接続されたゲート用外部端子と、
前記ゲート配線の前記第1の接合部と前記第1の半導体チップの第1のゲートパッドとを接続する第1のゲートワイヤと、前記ゲート配線の前記第2の接合部と前記第2の半導体チップの第2のゲートパッドとを接続する第2のゲートワイヤとを含むゲートワイヤ群と、
を備え、
前記ゲート配線および前記ゲートワイヤ群の少なくとも一方の素材の一部に他と異なる抵抗率の素材が設けられ、
前記ゲート用外部端子と前記ゲート配線との端子接合部から前記第1の接合部までの第1の電流経路の第1の抵抗値と前記第1のゲートワイヤの第2の抵抗値との第1の合成抵抗値と、前記端子接合部から前記第2の接合部までの第2の電流経路の第3の抵抗値と前記第2のゲートワイヤの第4の抵抗値との第2の合成抵抗値とが略等しくなるように調整されている、
半導体装置。
続きを表示(約 910 文字)【請求項2】
前記ゲート配線の、前記端子接合部から前記第1の接合部までの一部、もしくは前記端子接合部から前記第2の接合部までの一部の少なくともいずれかの素材の一部に他の部分と抵抗率の異なる素材が設けられ、前記第1の合成抵抗値と前記第2の合成抵抗値とが略等しくなるように調整されている、
請求項1記載の半導体装置。
【請求項3】
前記第1の接合部と前記第1のゲートパッドとの間、もしくは前記第2の接合部と前記第2のゲートパッドとの間の少なくともいずれかに電極が設けられ、前記電極とそれを挟む接合部、及びゲートパッドの間に第1のサブゲートワイヤ及び第2のサブゲートワイヤが設けられ、
少なくともいずれかのサブゲートワイヤの素材を他と抵抗率が異なる素材が設けられ、前記第1の合成抵抗値と前記第2の合成抵抗値とが略等しくなるように調整されている、
請求項1記載の半導体装置。
【請求項4】
基板に搭載された第1の半導体チップおよび第2の半導体チップと、
前記基板に搭載されて、第1の接合部および第2の接合部を有するゲート配線と、
前記基板の外部から前記ゲート配線に接続されたゲート用外部端子と、
前記ゲート配線の前記第1の接合部と前記第1の半導体チップの第1のゲートパッドとを接続する第1のゲートワイヤと、前記ゲート配線の前記第2の接合部と前記第2の半導体チップの第2のゲートパッドとを接続する第2のゲートワイヤとを含むゲートワイヤ群と、
を備え、
前記ゲート配線に設けられた第1の電流経路および第2の電流経路の少なくともいずれかにスリットが設けられ、
前記ゲート用外部端子と前記ゲート配線との端子接合部から前記第1の接合部までの前記第1の電流経路の第1の抵抗値と前記第1のゲートワイヤの第2の抵抗値との第1の合成抵抗値と、前記端子接合部から前記第2の接合部までの前記第2の電流経路の第3の抵抗値と前記第2のゲートワイヤの第4の抵抗値との第2の合成抵抗値とが略等しくなるように調整されている、
半導体装置。

発明の詳細な説明【技術分野】
【0001】
本発明は、複数の半導体チップが基板上に配置された半導体装置に関する。
続きを表示(約 1,500 文字)【背景技術】
【0002】
半導体装置は、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)やIGBT(Insulated Gate Bipolar Transistor)等の半導体チップを備え、複数の半導体チップが基板上に配置されることで電気容量の大容量化が図られている。
【0003】
このような半導体装置では、セラミック基板上に、半導体チップの接合用の電極が複数存在し、それぞれの電極に半導体チップが接合されて、半導体チップが並列に搭載される。また、セラミック基板にはゲート用外部端子が接続されて、ゲート用外部端子とゲート配線とが接合される。
【0004】
さらに、半導体チップには、ゲートパッドが設けられており、ゲート配線とゲートパッドとがゲートワイヤで電気的に接続される。このような構成により、ゲート用外部端子に入力されたゲート電流は、ゲート配線を流れて、ゲート配線からゲートワイヤへ流れ、半導体チップのゲートパッドに入力される。
【0005】
関連技術としては、例えば、半導体素子のゲート配線に接続される端子接合部と、半導体素子を制御する制御回路に接続される接続部との間に抵抗部が備えられて、該抵抗部の抵抗が制御される技術が提案されている(特許文献1)。
また、半導体素子のゲート駆動回路に接続される抵抗体を装着可能として、並列接続される半導体素子のゲート抵抗のバランス化を行う技術が提案されている(特許文献2)。さらに、ゲート配線に発振防止用の抵抗が接続された半導体素子を含むユニットを複数段接続する技術が提案されている(特許文献3)。
【0006】
また、電極板(バスバー)と重なる半導体素子に対応するゲート抵抗を、電極板と重ならない半導体素子に対応のゲート抵抗よりも高くして、半導体素子のオンオフ時のピーク電流の差を相殺する技術が提案されている(特許文献4)。
さらに、複数の半導体チップに備えられる電極パッドそれぞれの内蔵抵抗の抵抗値を互いに変えて、ワイヤの長さの違いにより生じる各ワイヤの寄生インダクタンスのアンバランスを解消させる技術が提案されている(特許文献5)。
【先行技術文献】
【特許文献】
【0007】
特開2012-84621号公報
特開2003-332525号公報
特開2001-15672号公報
特開2005-261035号公報
特開2009-16757号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
しかし、上記のような半導体装置では、ゲート配線の電流経路の長さの違いや、ゲートワイヤの長さの違い等によって、半導体チップのゲートパッドに入力されるまでのゲート電流が流れる経路の抵抗値に差が生じる。
【0009】
ゲート電流が流れる経路の抵抗値の差が大きいと、複数の半導体チップのスイッチングタイミングにばらつきが生じ、特定の半導体チップに対してドレイン電流またはコレクタ電流が集中する電流アンバランスが発生するという問題がある。
【0010】
1つの側面では、本発明は、抵抗値の差を低減して複数の半導体チップのスイッチングタイミングのばらつきを抑制し、半導体チップの電流アンバランスの発生の防止を図った半導体装置を提供することを目的とする。
【課題を解決するための手段】
(【0011】以降は省略されています)

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