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公開番号2024034324
公報種別公開特許公報(A)
公開日2024-03-13
出願番号2022138496
出願日2022-08-31
発明の名称実数拡張情報処理装置及び方法
出願人学校法人立教学院
代理人個人,個人,個人
主分類G01T 1/17 20060101AFI20240306BHJP(測定;試験)
要約【課題】1か0かの論理ビットで構成されるデジタル情報に基づいて情報処理することによる情報損失を減少或いは無くし、一般のデジタル回路の情報伝達速度を超える装置及び方法を提供する。
【解決手段】実数拡張情報処理装置1aは、粒子検出センサー51により出力されたアナログ電圧信号から時系列データ10を取得する時系列データ取得部2aと時系列データ10に対して少なくとも1つの情報処理を実行する情報処理部20aとを備える。粒子検出センサー51は、粒子発生源から発生した粒子が衝突する際に蛍光で発光するシンチレータ52とシンチレータ52で発光した光を電子に変換し増幅する光電子増倍管53とを備える。時系列データ取得部2aは、シンチレータ52への粒子入射により光電子増倍管53から出力された電流パルスをアナログ電圧信号に変換して伝送する伝送線3と伝送線3から送られてきたアナログ電圧信号をデジタル化するデジタイザ4とを備える。
【選択図】図3
特許請求の範囲【請求項１】
実数拡張情報処理装置であって、
アナログ信号の振幅値又は該振幅値をｎ進数化（ｎ＞２）した値を振幅方向に有する、少なくとも１つの時系列データを取得する時系列データ取得部と、
取得した前記時系列データの振幅値を２値化することなく該時系列データに対して少なくとも１つの情報処理を実行する情報処理部と、
を備える、実数拡張情報処理装置。
続きを表示（約 1,100 文字）【請求項２】
前記時系列データは、アナログ電圧信号である、請求項１に記載の実数拡張情報処理装置。
【請求項３】
前記アナログ電圧信号は、粒子検出センサーから出力されたものであり、
前記情報処理部の前記情報処理は、前記時系列データに基づいて前記粒子検出センサーにより検出された粒子の個数を計数する計数処理である、請求項２に記載の実数拡張情報処理装置。
【請求項４】
前記時系列データ取得部は、前記アナログ電圧信号をＡＤ変換して前記情報処理部に出力するデジタイザを備える、請求項２に記載の実数拡張情報処理装置。
【請求項５】
前記時系列データは、少なくとも２つのアナログ電圧信号であり、
前記情報処理部は、
前記情報処理として前記少なくとも２つのアナログ電圧信号同士を乗算する少なくとも１つの論理積回路、
前記情報処理として前記少なくとも２つのアナログ電圧信号同士を加算する少なくとも１つの論理和回路、及び、
前記少なくとも１つの論理積回路と前記少なくとも１つの論理和回路との組み合わせ
のうちいずれかを備える、請求項１に記載の実数拡張情報処理装置。
【請求項６】
前記少なくとも２つのアナログ電圧信号は、少なくとも２つのセンサーから各々出力された信号である、請求項５に記載の実数拡張情報処理装置。
【請求項７】
前記時系列データ取得部は、センサーから出力されたアナログ信号を前記時系列データとして伝送する伝送線を備える、請求項１に記載の実数拡張情報処理装置。
【請求項８】
前記時系列データ取得部は、デジタル情報をアナログ信号へとＤＡ変換するＤＡコンバータを備え、
前記ＤＡコンバータにより変換されたアナログ信号を時系列データとして前記情報処理部に出力する、請求項１に記載の実数拡張情報処理装置。
【請求項９】
前記論理積回路は、アナログ乗算器であり、前記論理和回路は、アナログ加算器である、請求項５に記載の実数拡張情報処理装置。
【請求項１０】
前記時系列データは、２つの粒子検出センサーから各々出力された２つのアナログ電圧信号であり、
前記論理積回路は、前記２つのアナログ電圧信号を乗算し、
前記情報処理部は、前記論理積回路の乗算結果に基づいて前記２つの粒子検出センサーにより同時に検出される２つの粒子の同時計数確率を演算する、請求項５に記載の実数拡張情報処理装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、実数拡張情報処理装置及び方法に関する。
続きを表示（約 1,700 文字）【背景技術】
【０００２】
デジタル方式の情報、信号処理では、情報は１か０かの２値のみを取る。この情報を１つ、記録する単位が１ビットである。この２値の１ビットで、情報を伝達するためには時間方向に２進数の桁を並べるシリアル化の方法（図１３（A）参照）、及び、空間方向に２進数の桁を並列するパラレル化の方法（図１３（B））が採用されていた。図１３（A）、（B）では、数字の３（２進数で０１１）を伝達する例が記載されている。
【０００３】
また、ビット情報は、論理和、論理積を電子回路で実現する事ができ、それぞれＡＮＤ回路、ＯＲ回路と呼ばれている。これらの回路が大規模なデジタル回路の要素となるものである。従来のＡＮＤ回路、ＯＲ回路は、１か０かの論理ビットで構成される２つの２値信号（０又は１）に対して、図１３(Ｃ)、図１３（Ｄ）に示されるように、次の演算を実行する。
【０００４】
TIFF
2024034324000002.tif
13
110
【０００５】
しかし、図１４に示されるように、２値信号を用いることによるデジタル化時の情報損失、並びに、パラレル化によるバス密度の限界、シリアル化による処理遅延といった問題が生じ得る。
【０００６】
以下、デジタル化時の情報損失について、粒子計数装置を例にして説明する（非特許文献１参照）。
上記のような演算を利用した従来の粒子計数装置は、粒子の入射により信号を出力するセンサーと、センサーの出力信号と基準となる閾値信号とを比較して粒子の入射の有無を示す２値信号（０又は１）をパルス出力するコンパレータ回路と、出力された２値信号（０又は１）の各パルスから各パルス幅内で粒子１個が入射したか否かを判定する判定回路とを備える。
【０００７】
従来の粒子計数装置では、コンパレータ回路は、パルスを処理するために一定の処理時間を要するため、この処理中に次の信号が来ても処理が出来ず、切り捨ててしまう、所謂デッドタイム（不感時間）と呼ばれる時間が存在する（図１５参照）。例えば、処理時間が１００ｎｓだとすると、１／１００ｎｓ～１０ＭＨｚが処理可能な繰り返し頻度となり、これ以上、繰り返し周期の高い入力情報は扱う事ができない。
【０００８】
また、従来の粒子計数装置では、コンパレータ回路の信号パルス幅以下のきわめて短時間の間に高頻度で複数の粒子がセンサーに入射する場合、上記論理和に基づく計数方法のため、１パルス幅内に入射した粒子が１つの場合と２つ以上の場合とを区別することができず（パイルアップ）、いずれも１つとしか数えられない「数え落とし」が発生する（図１５参照）。これが生じる程の高頻度では、コンパレータ回路を用いたデジタル回路では入射パルス数の情報を取得する事はもはやできず、信号パルス幅１０ｎｓの例では、図１６（Ａ）に示す粒子入射頻度１／１０ｎｓ＝１００ＭＨｚが限界である。図１６（Ｂ）、（Ｃ）に示されるように、頻度が１ＧＨｚ，１０ＧＨｚのようにさらに増大するにつれてパイルアップ量も増大していく。
【０００９】
一方で、図１６（Ｂ）、（Ｃ）に例示された１ＧＨｚを優に超える超高頻度の計測が必要になる場合が多々ある。既存技術でこれを克服するには、センサーの面積を小さくして入射頻度を下げる事、また、パルスの幅が小さくなるようなデバイスを用いる事、デッドタイムの小さな高速信号処理系を構築する事が求められる。いずれも大規模なシステムとなるだけでなく、既に技術的に達成可能な上限を遥かに超えるニーズが発生している。すなわち、既存技術の、デジタル回路を用いた計数回路は頻度上限がニーズを全く満たしていない状況である。
【先行技術文献】
【非特許文献】
【００１０】
K M Kojima et al 2014 J. Phys.: Conf. Ser. 551 012063
【発明の概要】
【発明が解決しようとする課題】
（【００１１】以降は省略されています）

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