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公開番号2025159689
公報種別公開特許公報(A)
公開日2025-10-21
出願番号2024170641
出願日2024-09-30
発明の名称ファンアウトパッケージング素子の製造方法及びこれによって製造されたファンアウトパッケージング素子
出願人シリコンボックスプライベートリミテッド
代理人弁理士法人一色国際特許事務所
主分類H01L 23/12 20060101AFI20251014BHJP(基本的電気素子)
要約【課題】ファンアウトパッケージング基板の一部領域にベース金属層を形成することにより、後続工程の誘電体層及び再配線層の高品質を図り、ベース金属層によってその上層に形成される誘電体層の表面トポロジーを改善し、その上層に形成される再配線層の品質を改善する。
【解決手段】ウェハーレベルパッケージング工程又はパネルレベルパッケージング工程を用いたパッケージング素子の製造方法であって、ファンアウトパッケージング基板10の一部領域上にベース金属層100を形成する段階と、ベース金属層上に第1誘電体層200を形成する段階と、第1誘電体層をパターニングしてビアホール220を形成する段階と、第1誘電体層及びビアホール上に再配線層300を形成する段階と、再配線層上に第2誘電体層400を形成する段階と、第2誘電体層をパターニングして、再配線層と連結されるバンプ構造500を形成する段階と、を含む。
【選択図】図1D
特許請求の範囲【請求項１】
ウェハーレベルパッケージング工程又はパネルレベルパッケージング工程を用いたパッケージング素子の製造方法であって、
ファンアウトパッケージング基板の一部領域上にベース金属層を形成する段階と、
前記ベース金属層上に第１誘電体層を形成する段階と、
前記第１誘電体層をパターニングしてビアホールを形成する段階と、
前記第１誘電体層及び前記ビアホール上に再配線層（ＲＤＬ）を形成する段階と、
前記再配線層上に第２誘電体層を形成する段階と、
前記第２誘電体層をパターニングして、前記再配線層と連結されるバンプ構造を形成する段階と、
を含む、ファンアウトパッケージング素子の製造方法。
続きを表示（約 910 文字）【請求項２】
前記ベース金属層は、
ダイの信号パッド領域上に形成される信号部と、
前記信号部から分離され、前記ファンアウトパッケージング基板の残りの領域の全部又は一部上に形成されるベース部と、
から具現される、請求項１に記載のファンアウトパッケージング素子の製造方法。
【請求項３】
前記ベース部は、
前記信号部から分離され、前記ファンアウトパッケージング素子上に形成された第１ベース部と、
前記ファンアウトパッケージング素子の縁部又はファンアウトパッケージング基板の縁部に沿って形成された第２ベース部と、
から具現される、請求項２に記載のファンアウトパッケージング素子の製造方法。
【請求項４】
前記第１ベース部と第２ベース部との間にブリッジ部が形成されている、請求項３に記載のファンアウトパッケージング素子の製造方法。
【請求項５】
前記信号部は、
前記ダイの信号パッドよりもっと広い領域に形成された、請求項２に記載のファンアウトパッケージング素子の製造方法。
【請求項６】
前記信号部は、前記再配線層に整列されて接触する、請求項２に記載のファンアウトパッケージング素子の製造方法。
【請求項７】
前記再配線層及び前記バンプ構造の接地面は、前記第１誘電体のビアホールを介して前記ベース部とそれぞれ連結される、請求項２に記載のファンアウトパッケージング素子の製造方法。
【請求項８】
前記ベース金属層の一領域又は全領域にホール又は凹凸パターンが形成されている、請求項１に記載のファンアウトパッケージング素子の製造方法。
【請求項９】
前記ホール及び凹凸パターンの直径は、前記ベース金属層の厚さの２倍以下に形成される、請求項８に記載のファンアウトパッケージング素子の製造方法。
【請求項１０】
前記ベース金属層は、銅（Ｃｕ）材料を含む、請求項１に記載のファンアウトパッケージング素子の製造方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明はウェハーレベルパッケージング工程又はパネルレベルパッケージング工程を用いたパッケージング素子の製造方法において、ファンアウトパッケージング基板上にベース金属層を形成して特性を改善したファンアウトパッケージング素子の製造方法及びこれによって製造されたファンアウトパッケージング素子に関する。
続きを表示（約 1,400 文字）【背景技術】
【０００２】
いわゆる半導体８大工程としては、ウェハー工程、酸化工程、フォト工程、食刻工程、薄膜工程、配線工程、テスト工程及びパッケージング工程があり、この順に進行されている。
【０００３】
本発明は半導体工程中のパッケージング工程に関するものであり、一般に、半導体パッケージング工程は、ウェハー切断（Ｄｉｃｉｎｇ）、ダイ付着（ＤｉｅＡｔｔａｃｈ）、ダイ連結（Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）、モールディング（Ｍｏｌｄｉｎｇ）、及びパッケージングテスト（ＰａｃｋａｇｉｎｇＴｅｓｔ）の段階からなっている。
【０００４】
伝統的な半導体パッケージング工程はウェハールを切断してパッケージング工程が実行しているに対して、最近では、ダイ（Ｄｉｅ）をウェハー状態で維持したままで「ウェハーレベルパッケージング（ＷａｆｅｒＬｅｖｅｌＰａｃｋａｇｉｎｇ、ＷＬＰ）」工程を実行している。これは、ウェハー状態で一度にパッケージング工程及びテストを実行した後、ダイ（チップ）を切断するものであり、既存に比べてパッケージ生産コストを節減することができるという利点がある。
【０００５】
また、ウェハーレベルパッケージングからもっと進んでパネルレベルパッケージング（ＰａｎｅｌＬｅｖｅｌＰａｃｋａｇｉｎｇ、ＰＬＰ）工程に対する研究も活発である。これは、ＷＬＰ工程に比べてパッケージング可能なダイ数が多くて生産コストをさらに節減することができる利点がある。
【０００６】
一方、半導体素子の高集積化、高性能化及び小型化が進行するのに伴って、このようなウェハーレベルパッケージング又はパネルレベルパッケージング方式を基本として多様なパッケージング技術に進化しており、ファンイン（ＦａｎＩｎ）ウェハー又はパネル）レベルパッケージング、ファンアウト（ＦａｎＯｕｔ）ウェハー又はパネルレベルパッケージング技術などが活発に研究されている。
【０００７】
特に、ファンアウトウェハー又はパネルレベルパッケージング（以下では、便宜上、ファンアウトウェハーレベルパッケージングと言う。必要に応じて、「ＦａｎＯｕｔＷＬＰ」又は「ＦＯ－ＷＬＰ」とも言える）技術は、Ｉ／Ｏピン数を増やすために、ファンアウト方式で進行するものであり、ＲＤＬ（Ｒｅ－ＤｉｓｔｒｉｂｕｔｉｏｎＬａｙｅｒ）工程を用いて配線形成の範囲をダイの面積の外に広げることができるので、ダイサイズに比べてもっと大きい配線形成表面を確保することができるものである。
【０００８】
このようなファンアウトウェハーレベルパッケージングにおいて、ＲＤＬ工程は、ダイの表面に誘電体層を形成し、銅メッキを用いた配線層を形成し、必要に応じて、このような過程を繰り返し実行して配線形成範囲をダイの外に確張することになる。
【０００９】
ここで、ＲＤＬ工程による配線層の収率及び接触抵抗の改善のためには、銅メッキ過程でメッキ層の品質を改善することが非常に重要である。
【００１０】
既存には、このようなメッキ層の品質を改善するために、メッキ速度を遅くするか、又はメッキ工程条件を改善する試みがなされているが、これは工程速度を遅くし、工程再現性が確保されていない。
（【００１１】以降は省略されています）

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