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公開番号2025109303
公報種別公開特許公報(A)
公開日2025-07-25
出願番号2024003089
出願日2024-01-12
発明の名称アレイ基板
出願人シャープディスプレイテクノロジー株式会社
代理人弁理士法人暁合同特許事務所
主分類G09F 9/30 20060101AFI20250717BHJP(教育;暗号方法;表示;広告;シール)
要約【課題】薄膜の積層数の増大を抑制しつつ、画素ピッチが小さいアレイ基板を実現する。
【解決手段】アレイ基板21は、第1方向に延び、ゲート金属膜からなるゲート配線25と、第2方向に延び、ソース金属膜からなるソース配線26と、平面に視て第1方向に沿って交互に並んで配される第1TFT27及び第2TFT29と、を備える。第1TFT27を構成する第1半導体部27Cは、第1半導体膜からなる。第2TFT29を構成する第2半導体部29Cは、第1半導体膜の上層に絶縁膜32を介して配される第2半導体膜からなり、平面に視て第1方向に並ぶ第1半導体部27Cの間に配される。第1TFT27を構成する第1ゲート電極27G、及び第2TFT29を構成する第2ゲート電極29Gは、同一のゲート金属膜からなる。第1TFT27を構成する第1ソース電極27S及び第1ドレイン電極27D、並びに第2TFT29を構成する第2ソース電極29S及び第2ドレイン電極29Dは、同一のソース金属膜からなる。
【選択図】図8
特許請求の範囲【請求項１】
絶縁性基板の上層側に配され、第１方向に延び、ゲート金属膜からなる複数のゲート配線と、
前記第１方向と交差する第２方向に延び、ソース金属膜からなる複数のソース配線と、
平面に視て前記第１方向に沿って交互に並んで配される複数の第１ＴＦＴ及び複数の第２ＴＦＴと、を備え、
前記複数の第１ＴＦＴを構成する複数の第１半導体部は、第１半導体膜からなり、
前記複数の第２ＴＦＴを構成する複数の第２半導体部は、前記第１半導体膜の上層に絶縁膜を介して配される第２半導体膜からなり、各々が平面に視て前記第１方向に並ぶ前記第１半導体部の間に配され、
前記複数の第１ＴＦＴを構成する複数の第１ゲート電極、及び前記複数の第２ＴＦＴを構成する複数の第２ゲート電極は、同一の前記ゲート金属膜からなり、
前記複数の第１ＴＦＴを構成する複数の第１ソース電極及び複数の第１ドレイン電極、並びに前記複数の第２ＴＦＴを構成する複数の第２ソース電極及び複数の第２ドレイン電極は、同一の前記ソース金属膜からなるアレイ基板。
続きを表示（約 770 文字）【請求項２】
前記第２半導体部の前記第１方向の長さは、前記第１半導体部の前記第１方向の長さと異なる請求項１に記載のアレイ基板。
【請求項３】
前記第２半導体膜の膜厚は、前記第１半導体膜の膜厚と異なる請求項１又は請求項２に記載のアレイ基板。
【請求項４】
前記第２半導体膜の材料は、前記第１半導体膜とは異なる組成を有する材料である請求項１又は請求項２に記載のアレイ基板。
【請求項５】
前記第１ゲート電極の前記第２方向の長さは、前記第２ゲート電極の前記第２方向の長さとは異なる請求項１又は請求項２に記載のアレイ基板。
【請求項６】
前記複数の第１ＴＦＴ及び前記複数の第２ＴＦＴは、平面に視て、前記第２方向に沿って交互に並んで配され、
前記複数の第２半導体部は、平面に視て前記第２方向に並ぶ２つの前記第１半導体部の間に配される請求項１又は請求項２に記載のアレイ基板。
【請求項７】
前記ゲート金属膜は、前記第１半導体膜、及び前記第２半導体膜よりも上層側に配されている請求項１又は請求項２に記載のアレイ基板。
【請求項８】
前記ゲート金属膜は、前記第１半導体膜、及び前記第２半導体膜よりも下層側に配されている請求項１又は請求項２に記載のアレイ基板。
【請求項９】
前記第１半導体膜及び前記第２半導体膜の材料は、Ｉｎ、Ｇａ及びＺｎのうち少なくとも１種の金属元素を含む酸化物半導体材料である請求項１又は請求項２に記載のアレイ基板。
【請求項１０】
前記第１半導体部の前記第１方向の長さは、前記第２半導体部の前記第１方向の長さより大きい請求項９に記載のアレイ基板。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本技術は、アレイ基板に関する。
続きを表示（約 1,500 文字）【背景技術】
【０００２】
液晶パネルや有機ＥＬ（electro-luminescence）パネル等の表示パネルでは、スイッチング素子として、ＴＦＴ（薄膜トランジスタ）が用いられることが知られている。ＴＦＴは、表示パネルを構成するアレイ基板（アクティブマトリクス基板、ＴＦＴ基板）において、フォトリソグラフィー法を用いて各種の薄膜を積層することで形成されることが知られており、その一例が特許文献１に開示されている。
【先行技術文献】
【特許文献】
【０００３】
中国実用新案第２１４８９８４４７号明細書
【０００４】
特許文献１に記載のアレイ基板は、画素部において、第１ＴＦＴ及び第２ＴＦＴが基板主面の垂直方向に沿って積層されている。より詳しくは、第１ＴＦＴを構成するゲート電極、ゲート絶縁膜、半導体膜、ソース電極及びドレイン電極の上層に、第２ＴＦＴを構成するゲート電極、ゲート絶縁膜、半導体膜、ソース電極及びドレイン電極が積層されている。これにより、ＴＦＴの平面における専有面積を減少させ、光透過率及び開口率を向上できるとされている。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載の方法を用いれば、画素ピッチを小さくすることもでき、表示パネルを高精細化できると考えられる。しかしながら、この方法を用いると、薄膜の積層数が大幅に増大し、製造工程が冗長化してしまう課題がある。
【０００６】
本願明細書に記載の技術は、上記のような実情に基づいて完成されたものであって、薄膜の積層数の増大を抑制しつつ、画素ピッチが小さいアレイ基板を実現することを目的とする。
【課題を解決するための手段】
【０００７】
（１）本願明細書に記載の技術に関わるアレイ基板は、絶縁性基板の上層側に配され、第１方向に延び、ゲート金属膜からなる複数のゲート配線と、前記第１方向と交差する第２方向に延び、ソース金属膜からなる複数のソース配線と、平面に視て前記第１方向に沿って交互に並んで配される複数の第１ＴＦＴ及び複数の第２ＴＦＴと、を備え、前記複数の第１ＴＦＴを構成する複数の第１半導体部は、第１半導体膜からなり、前記複数の第２ＴＦＴを構成する複数の第２半導体部は、前記第１半導体膜の上層に絶縁膜を介して配される第２半導体膜からなり、平面に視て前記第１方向に並ぶ前記第１半導体部の間に配され、前記複数の第１ＴＦＴを構成する複数の第１ゲート電極、及び前記複数の第２ＴＦＴを構成する複数の第２ゲート電極は、同一の前記ゲート金属膜からなり、前記複数の第１ＴＦＴを構成する複数の第１ソース電極及び複数の第１ドレイン電極、並びに前記複数の第２ＴＦＴを構成する複数の第２ソース電極及び複数の第２ドレイン電極は、同一の前記ソース金属膜からなる。
【０００８】
（２）また、上記アレイ基板は、上記（１）に加え、前記第２半導体部の前記第１方向の長さは、前記第１半導体部の前記第１方向の長さと異なっていてもよい。
【０００９】
（３）また、上記アレイ基板は、上記（１）又は（２）に加え、前記第２半導体膜の膜厚は、前記第１半導体膜の膜厚と異なっていてもよい。
【００１０】
（４）また、上記アレイ基板は、上記（１）から（３）のいずれか１つに加え、前記第２半導体膜の材料は、前記第１半導体膜とは異なる組成を有する材料であってもよい。
（【００１１】以降は省略されています）

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