特許ウォッチ

公開番号2025093201
公報種別公開特許公報(A)
公開日2025-06-23
出願番号2023208796
出願日2023-12-11
発明の名称半導体装置およびその製造方法
出願人ルネサスエレクトロニクス株式会社
代理人弁理士法人筒井国際特許事務所
主分類H10D 89/00 20250101AFI20250616BHJP()
要約【課題】半導体装置の性能を向上させ、半導体装置の信頼性を確保する。
【解決手段】配線層WL4内には下部電極BEが形成されている。配線層WL4よりも上に位置する配線層WL5内には、下部電極BEの厚さよりも大きい厚さを有する2つの配線M5が形成されている。配線層WL4と配線層WL5との間において、下部電極BE上には絶縁膜IF1および上部電極UEが形成されている。2つの配線M5上には抵抗素子RS1が形成されている。下部電極BE、絶縁膜IF1および上部電極UEは、容量素子MIMとして機能する。
【選択図】図1
特許請求の範囲【請求項１】
半導体基板と、
前記半導体基板上に形成され、第１配線層と前記第１配線層よりも上に位置する第２配線層とを有する多層配線層と、
前記第１配線層内に形成された第１配線と、
前記第２配線層内に形成され、且つ、前記第１配線の厚さよりも大きい厚さを有する第２配線と、
前記第２配線層内に形成され、且つ、前記第１配線の厚さよりも大きい厚さを有する第３配線と、
前記第１配線層と前記第２配線層との間に形成され、且つ、前記第１配線上に形成された第１絶縁膜と、
前記第１配線層と前記第２配線層との間に形成され、且つ、前記第１絶縁膜上に形成された第１導電性膜と、
前記第２配線上および前記第３配線上に形成された第２導電性膜と、
を備え、
前記第１配線、前記第１絶縁膜および前記第１導電性膜は、容量素子として機能し、
前記第２導電性膜は、前記第２配線および前記第３配線に電気的に接続された第１抵抗素子として機能する、半導体装置。
続きを表示（約 1,400 文字）【請求項２】
請求項１に記載の半導体装置において、
前記第２配線および前記第３配線を覆う第１層間絶縁膜と、
前記第２配線に接続するように、前記第１層間絶縁膜中に形成された第１ビアと、
前記第３配線に接続するように、前記第１層間絶縁膜中に形成された第２ビアと、
を更に備え、
前記第２導電性膜は、前記第１ビアおよび前記第２ビアに接続するように、前記第１層間絶縁膜上に形成されている、半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記多層配線層は、前記第２配線層よりも上に位置する第３配線層を有し、
前記半導体装置は、
前記第２導電性膜を覆うように、前記第１層間絶縁膜上に形成された第２層間絶縁膜と、
前記第３配線層内に形成され、前記第２層間絶縁膜上に形成され、且つ、前記第２配線の厚さよりも大きい厚さを有する第４配線と、
を更に備え、
前記半導体基板の上面に対して垂直な方向において、前記第３配線層と前記第２配線層との間の距離は、前記第２配線層と前記第１配線層との間の距離よりも長い、半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記第３配線層と前記第２配線層との間の距離は、５００ｎｍ以上である、半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記第２導電性膜は、ＳｉＣｒ膜、ＳｉＣｒＣ膜、ＮｉＣｒ膜、ＴｉＮ膜およびＴａＮ膜のうち、少なくとも１つを含む、半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記第１配線は、第１バリアメタル膜と、前記第１バリアメタル膜上に形成された第３導電性膜と、前記第３導電性膜上に形成された第２バリアメタル膜とを有し、
前記第１バリアメタル膜の厚さは、４０ｎｍ以上であり、
前記第３導電性膜の厚さは、２３０ｎｍ以下であり、
前記第２バリアメタル膜の厚さは、５０ｎｍ以上である、半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記第１バリアメタル膜は、ＴｉＮ膜およびＴｉ膜を含み、
前記第３導電性膜は、Ａｌ膜またはＡｌ合金膜を含み、
前記第２バリアメタル膜は、ＴｉＮ膜を含み、
前記第１導電性膜は、ＴｉＮ膜を含む、半導体装置。
【請求項８】
請求項６に記載の半導体装置において、
前記第２配線層内に形成され、且つ、前記第１配線の厚さよりも大きい厚さを有する第５配線および第６配線と、
前記第１配線層と前記第２配線層との間に形成された第４導電性膜と、
を更に備え、
前記第４導電性膜は、前記第５配線および前記第６配線に電気的に接続された第２抵抗素子として機能する、半導体装置。
【請求項９】
請求項１に記載の半導体装置において、
前記第１抵抗素子および前記容量素子は、平面視において互いに重ならないように配置されている、半導体装置。
【請求項１０】
請求項１に記載の半導体装置において、
前記第１配線層と前記第２配線層との間には、少なくとも１つの配線層が配置されている、半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、多層配線層中に形成された容量素子および抵抗素子を備えた半導体装置およびその製造方法に関する。
続きを表示（約 1,200 文字）【背景技術】
【０００２】
近年の半導体装置では、配線層の層数が増加している。各配線層の間に容量素子および抵抗素子などを設けることで、半導体装置の平面サイズの増加を抑制し、半導体装置の微細化を促進させることが行われている。
【０００３】
特許文献１には、下部電極上に、容量絶縁膜および上部電極が順次積層された容量素子が開示されている。この下部電極は、配線層内に形成され、配線を形成するための製造工程と同じ製造工程によって形成される。
【０００４】
特許文献２には、下層配線層と上層配線層との間に、シリコンクロム（ＳｉＣｒ）などの材料からなる抵抗素子を形成する技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
特開２００５－１９１１８２号公報
特開２０２３－５８０９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１のような容量素子は、例えば、高い相対精度を要求される高精度アナログ回路に使用される。容量素子の下部電極として同じ配線層内の配線を利用する場合、その配線の構成によって相対精度が変わり、容量素子の特性が変動する。それ故、下部電極に利用できる配線には、制約が生じる。なお、相対精度とは、同一の半導体基板内で形成される複数の素子間の特性のバラツキの大きさである。相対精度が良いということは、複数の素子間の特性のバラツキが、高精度アナログ回路での要求を満たせる程度に小さいことを意味する。
【０００７】
また、特許文献２のような抵抗素子としては、例えば１０ｎｍ程度の厚さを有する導電性膜が使用される。この抵抗素子は、上層配線層と下層配線層との間に形成される。上層配線層内に形成される上層配線のパターニング時には、オーバーエッチングが行われるが、上層配線の厚さが大きい程に、オーバーエッチングの時間も長くなる。従って、上層配線の厚さが大きく、且つ、抵抗素子上に形成されている層間絶縁膜の厚さが小さい場合、オーバーエッチングが抵抗素子に達する虞がある。
【０００８】
その場合、抵抗素子の厚さが小さくなる、または、抵抗素子の一部が消失することで、抵抗素子の特性が変動する虞がある。それ故、抵抗素子の配置位置には、制約が生じる。特に、複数の配線層の間の距離が短くなる程、上記問題が発生し易い。
【０００９】
そこで、各配線層の間に容量素子および抵抗素子を設ける場合、容量素子の相対精度を向上させると共に、抵抗素子の特性を維持することで、半導体装置の性能を向上させ、半導体装置の信頼性を確保できる技術が望まれる。
【００１０】
その他の目的および新規な特徴は、本明細書の記述および添付図面から明らかになる。
【課題を解決するための手段】
（【００１１】以降は省略されています）

関連特許