特許ウォッチ

公開番号2025064947
公報種別公開特許公報(A)
公開日2025-04-17
出願番号2024150459
出願日2024-09-02
発明の名称電圧遅延コンバータの性能を向上させるための方法及び装置
出願人テキサスインスツルメンツインコーポレイテッド
代理人個人
主分類H03M 1/50 20060101AFI20250410BHJP(基本電子回路)
要約【課題】電圧遅延コンバータの性能を向上させる方法及び装置を提供する。
【解決手段】プログラマブル回路要素を含む装置において、プログラマブル回路要素は、サンプル及び変換回路要素に、サンプル信号、時間増幅(TA)信号及びキック信号を提供し、サンプル信号に基づいて、第1の時間量についての差動信号をサンプリングし、第1のキック信号に基づいて、第2の時間量について第1のコンデンサを充電し、第1の時間量及び第2の時間量の後、第1のTA信号に基づき、第1の遅延信号における立ち下がりエッジを引き起こすために第2のコンデンサを充電し、O_RST信号の立ち下がりエッジに基づいて、遅延信号における立ち上がりエッジを生成する。
【選択図】図8
特許請求の範囲【請求項１】
電圧を遅延信号に変換する装置であって、
アナログ入力信号を受信するように構成されたゲートと、接地に結合されたソースと、ドレインとを有する、第１のトランジスタと、
第１の制御信号を受信するように構成されたゲートと、前記第１のトランジスタの前記ドレインに結合されたソースと、第１の端子を介して供給電圧（ＶＤＤ）を受け取るように構成されたドレインとを有する、第２のトランジスタと、
前記第１の端子に結合された正の端子と、第２の制御信号を受信するように構成された負の端子とを有する、第１のコンデンサと、
前記第１の端子に結合された正の端子と、前記供給電圧を受け取るように構成された負の端子とを有する、第２のコンデンサと、
第３の制御信号を受信するように構成されたゲートと、ソースと、前記第１の端子に結合されたドレインとを有する、第３のトランジスタと、
バイアス電圧を受け取るように構成されたゲートと、前記供給電圧を受け取るように構成されたソースと、前記第３のトランジスタの前記ソースに結合されたドレインとを有する、第４のトランジスタと、
ゲートと、前記供給電圧を受け取るように構成されたソースと、前記第３のトランジスタの前記ソースに結合されたドレインとを有する、第５のトランジスタと、
前記第１の端子に結合されたゲートと、前記供給電圧を受け取るように構成されたソースと、ドレインとを有する、第６のトランジスタと、
前記第１の端子に結合されたゲートと、接地に結合されたソースと、ドレインとを有する、第７のトランジスタと、
第４の制御信号を受信するように構成されたゲートと、前記供給電圧を受け取るように構成されたソースと、前記第６のトランジスタの前記ソースに第２の端子を介して結合されたドレインとを有する、第８のトランジスタと、
前記第４の制御信号を受信するように構成されたゲートと、前記第７のトランジスタの前記ドレインに結合されたソースと、前記第２の端子に結合されたドレインとを有する、第９のトランジスタと、
を含む、装置。
続きを表示（約 2,900 文字）【請求項２】
請求項１に記載の装置であって、前記装置が、同一期間内に、（ａ）前記アナログ入力信号の電圧遅延変換を実行し、（ｂ）前記第２のコンデンサの前記電圧をリセットし、（ｃ）前記第１の端子の電圧を上昇させるように構成されている、装置。
【請求項３】
請求項１に記載の装置であって、前記第１のコンデンサが、前記第２の制御信号においてキック電圧を受け取るように構成され、前記キック電圧が、前記第１の端子の電圧が前記アナログ入力信号のサンプリング中に低下するレートを遅くする、装置。
【請求項４】
請求項３に記載の装置であって、
前記第１の端子の前記電圧が、前記第１のコンデンサが前記キック電圧を受け取った後、閾値電圧を交差するように低下し、
前記第６のトランジスタ及び前記第７のトランジスタが、有効にされると、前記第１端子の前記電圧が前記閾値電圧を交差するときにアクティブになるように構成され、
前記第８のトランジスタ及び前記第９のトランジスタが、前記インバータを一時的に無効にするように構成されるインバータアクティベーションコントローラを集合的に形成し、
前記第４の制御信号が、前記第１の端子の前記電圧が前記閾値電圧を交差するために低下するときに、前記インバータアクティベーションコントローラに前記インバータを無効にさせる、装置。
【請求項５】
請求項４に記載の装置であって、
前記第１の端子での前記電圧の前記低下の後、前記第４の制御信号が、前記第１の端子の前記電圧の後続の上昇中に、前記インバータ活性化コントローラに前記インバータを有効にさせ、
前記後続の上昇中に有効かつ活性化されたときに、前記インバータが、前記第１の端子の前記電圧が上昇するレートを上げる、装置。
【請求項６】
請求項１に記載の装置であって、
前記第２のトランジスタ、前記第１のコンデンサ、前記第２のコンデンサ、前記第３のトランジスタ、前記第４のトランジスタ、前記第５のトランジスタ、前記第６のトランジスタ、前記第７のトランジスタ、前記第８のトランジスタ、及び第９のトランジスタが集合的に、回路要素の第１のセットを形成し、
前記装置が、回路要素の第２のセットをさらに含み、回路要素の前記第２のセットが、前記第１のセットと同じ構成要素及び同じ接続を有する、装置。
【請求項７】
請求項６に記載の装置であって、
前記アナログ入力信号が、正の差動信号及び負の差動信号を含み、
回路要素の前記第１のセットと回路要素の前記第２のセットとが、前記正の差動信号を第１の遅延信号に変換するように構成された前半回路を集合的に形成し、
前記装置が後半回路をさらに含み、前記後半回路が、前記前半回路と同じ構成要素及び同じ接続を有し、前記後半回路が、前記負の差動信号を第２の遅延信号に変換するように構成され、前記第１の遅延信号の立ち下がりエッジと前記第２の遅延信号の対応するエッジとの間の時間の差が、前記アナログ入力信号の状態を暗号化する、装置。
【請求項８】
請求項１に記載の装置であって、前記装置がさらに、
前記第１のトランジスタの前記ゲートに結合された負の端子と、正の端子とを有する、第３のコンデンサと、
前記第２のコンデンサの前記正の端子に結合された第１の端子と、入力同相信号を受信するように構成された第２の端子とを有する、抵抗器と、
前記第３のコンデンサの前記正の端子に結合されたゲートと、接地に結合されたソースと、前記第１のトランジスタの前記ドレインに結合されたドレインとを有する、第１０のトランジスタと、を含む、装置。
【請求項９】
請求項８に記載の装置であって、前記第３のコンデンサ、前記抵抗器及び前記第１０のトランジスタが、集合的にハイパスフィルタを形成する、装置。
【請求項１０】
アナログ入力電圧をデジタル信号に変換する装置であって、
第１の制御信号、第２の制御信号、第３の制御信号、及び第４の制御信号を送信するように構成されたコントローラ回路要素と、
アナログ入力信号を受信するように構成されたゲートと、接地に結合されたソースと、ドレインとを両方が有する、２つの第１のトランジスタと、
前記第１の制御信号を受信するように構成されたゲートと、前記第１のトランジスタの前記ドレインに結合されたソースと、第１の端子を介して供給電圧（ＶＤＤ）を受け取るように構成されたドレインとを両方が有する、２つの第２のトランジスタと、
前記第１の端子に結合された正の端子と、前記第２の制御信号を受信するように構成された負の端子とを両方が有する、２つの第１のコンデンサと、
前記第１の端子に結合された正の端子と、前記供給電圧を受け取るように構成された負の端子とを両方が有する、２つの第２のコンデンサと、
前記第３の制御信号を受信するように構成されたゲートと、ソースと、前記第１の端子に結合されたドレインとを両方が有する、２つの第３のトランジスタと、
バイアス電圧を受け取るように構成されたゲートと、前記供給電圧を受け取るように構成されたソースと、前記第３のトランジスタの前記ソースに結合されたドレインとを両方が有する、２つの第４のトランジスタと、
ゲートと、前記供給電圧を受け取るように構成されたソースと、前記第３のトランジスタの前記ソースに結合されたドレインとを両方が有する、２つの第５のトランジスタと、
前記第１の端子に結合されたゲートと、前記供給電圧を受け取るように構成されたソースと、ドレインとを両方が有する、２つの第６のトランジスタと、
前記第１の端子に結合されたゲートと、接地に結合されたソースと、ドレインとを両方が有する、２つの第７のトランジスタと、
前記第４の制御信号を受信するように構成されたゲートと、前記供給電圧を受け取るように構成されたソースと、前記第６のトランジスタの前記ソースに第２の端子を介して結合されたドレインとを両方が有する、２つの第８のトランジスタと、
前記第４の制御信号を受信するように構成されたゲートと、前記第７のトランジスタの前記ドレインに結合されたソースと、前記第２の端子に結合されたドレインとを両方が有する、２つの第９のトランジスタと、
遅延デジタル回路要素であって、
前記第８のトランジスタのうちの第１の前記ドレインから、第１の遅延信号を取得し、
前記第８のトランジスタのうちの第２の前記ドレインから、第２の遅延信号を取得し、
前記第１の遅延信号及び前記第２の遅延信号に基づいて、前記デジタル信号の値を判定するように構成されている、遅延デジタル回路要素と、
を含む、装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本記載は、概してアナログ－デジタル・コンバータ（ＡＤＣ）に関し、より具体的には、電圧遅延コンバータの性能を向上させるための方法及び装置に関する。
続きを表示（約 1,000 文字）【背景技術】
【０００２】
計算デバイスにおいて、情報はデジタル信号又はアナログ信号のいずれかとして表され得る。多くの応用例において、情報は、アナログ信号からデジタル信号への変換を必要とする。例えば、アナログ電圧が、送信媒体を介して受け取られる。アナログ電圧は、デジタル値に変換され得る。デジタル値は、プロセッサ回路要素などによって解釈されて、メモリ回路に格納され得る。
【０００３】
ＡＤＣ回路は、アナログ電圧からデジタル電圧への変換を実施し、多種多様の計算デバイスにおいて用いられる。いくつかの例において、アナログからデジタルへの変換は、アナログからデジタルの形態に変換されたときに情報の品質を劣化させる可能性があり、そのことが情報を失わせたり歪曲させたりする。したがって、ＡＤＣ回路の性能判定基準（ｍｅｔｒｉｃ）として、シグナルインテグリティが用いられ得る。
【発明の概要】
【０００４】
電圧遅延コンバータの性能を向上させる方法及び装置について、例示の装置が、プログラマブル回路要素を含み、プログラマブル回路要素は、サンプル及び変換回路要素に、サンプル信号、時間増幅（ＴＡ）信号、及びキック信号を提供し、サンプル信号に基づいて、第１の時間量についての差動信号をサンプリングし、第１のキック信号に基づいて、第２の時間量について第１のコンデンサを充電し、第１の時間量及び第２の時間量の後、第１のＴＡ信号に基づき、第１の遅延信号における立ち上がりエッジを引き起こすために第２のコンデンサを充電し、出力リセット信号の立ち下がりエッジに基づいて、遅延信号における立ち下がりエッジを生成するように構成される。
【図面の簡単な説明】
【０００５】
計算（ｃｏｍｐｕｔｅ）環境の例示の実装のブロック図である。
【０００６】
図１のＡＤＣ回路要素の例示の実装のブロック図である。
【０００７】
図２の電圧遅延（ＶＴＤ）回路要素の例示の実装のブロック図である。
【０００８】
図３のサンプル及び変換回路要素の第１の例示の実装の概略図である。
【０００９】
図３のサンプル及び変換回路要素の第２の例示の実装の概略図である。
【００１０】
図３のコントローラ回路要素によって送信された信号の例示のタイミング図である。
（【００１１】以降は省略されています）

関連特許