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公開番号2025007916
公報種別公開特許公報(A)
公開日2025-01-17
出願番号2023109645
出願日2023-07-03
発明の名称半導体装置、半導体装置の製造方法及び電子装置
出願人富士通株式会社
代理人弁理士法人扶桑国際特許事務所
主分類H10D 30/87 20250101AFI20250109BHJP()
要約【課題】優れた高周波特性を有する高出力の半導体装置を実現する。
【解決手段】半導体装置1Aは、平面視で、基板10の素子分離領域10bで囲まれる活性領域10aに設けられ、方向D1に延び、それと直交する方向D2に並列に配置されるゲート電極20群、ソース電極30群及びドレイン電極40群を含む。半導体装置1Aは更に、基板10を貫通して活性領域10a及び素子分離領域10bにそれぞれ設けられるビア33を含む。ソース電極30群は、活性領域10aのビア33と平面視で重複しそれと接続されるソース電極31と、素子分離領域10bのビア33と接続されるソース電極32とを含む。半導体装置1Aを、活性領域10aにおけるソース電極30群の占有面積を減らしゲート電極20群の本数を増大させて高出力化し、GND接続に伴うソースインダクタンス等の増大を抑えて高周波特性を向上させる。
【選択図】図4
特許請求の範囲【請求項１】
平面視で、第１領域と前記第１領域を囲む第２領域とを有する基板と、
前記第１領域に設けられ、平面視で、第１方向に延び、前記第１方向と直交する第２方向に並列に配置される複数のゲート電極、複数のソース電極及び複数のドレイン電極と、
前記第１領域に設けられ、前記基板を貫通する第１ビアと、
前記第２領域に設けられ、前記基板を貫通する第２ビアと、
を含み、
前記複数のソース電極は、
前記第１ビアと平面視で重複し、前記第１ビアと接続される第１ソース電極と、
前記第２ビアと接続される第２ソース電極と、
を含む、半導体装置。
続きを表示（約 1,300 文字）【請求項２】
前記第２ソース電極の前記第２方向の幅は、前記第２ビアの前記第２方向の幅よりも小さい、請求項１に記載の半導体装置。
【請求項３】
前記第２ソース電極の前記第２方向の幅は、前記第１ソース電極の前記第２方向の幅よりも小さい、請求項１に記載の半導体装置。
【請求項４】
前記複数のゲート電極の、前記第２ソース電極を挟んで対向するゲート電極対の前記第２方向の距離は、前記第１ソース電極を挟んで対向するゲート電極対の前記第２方向の距離よりも小さい、請求項１に記載の半導体装置。
【請求項５】
前記第１方向の第１側の前記第２領域に設けられ、前記第２方向に延び、前記複数のゲート電極と接続されるゲート配線と、
前記第１方向の前記第１側とは反対の第２側の前記第２領域に設けられ、前記第２ビアと平面視で重複し、前記第２ビアと接続され、前記第２ビアと前記第２ソース電極とを接続するソース配線と、
前記第１方向の前記第２側の前記第２領域に設けられ、前記第２方向に延び、前記複数のドレイン電極と接続されるドレイン配線と、
を更に含む、請求項１に記載の半導体装置。
【請求項６】
前記ソース配線は、前記第２ソース電極の前記第１方向の前記第２側に延びる延長線上に設けられる、請求項５に記載の半導体装置。
【請求項７】
前記ソース配線は、前記ソース配線を覆う絶縁膜又は空洞を介して前記ドレイン配線と平面視で重複する、請求項５に記載の半導体装置。
【請求項８】
平面視で、第１領域と前記第１領域を囲む第２領域とを有する基板を準備する工程と、
前記第１領域に、平面視で、第１方向に延び、前記第１方向と直交する第２方向に並列に配置される複数のゲート電極、複数のソース電極及び複数のドレイン電極を形成する工程と、
前記第１領域に、前記基板を貫通する第１ビアを形成する工程と、
前記第２領域に、前記基板を貫通する第２ビアを形成する工程と、
を含み、
前記複数のソース電極を形成する工程は、
前記第１ビアと平面視で重複し、前記第１ビアと接続される第１ソース電極を形成する工程と、
前記第２ビアと接続される第２ソース電極を形成する工程と、
を含む、半導体装置の製造方法。
【請求項９】
平面視で、第１領域と前記第１領域を囲む第２領域とを有する基板と、
前記第１領域に設けられ、平面視で、第１方向に延び、前記第１方向と直交する第２方向に並列に配置される複数のゲート電極、複数のソース電極及び複数のドレイン電極と、
前記第１領域に設けられ、前記基板を貫通する第１ビアと、
前記第２領域に設けられ、前記基板を貫通する第２ビアと、
を含み、
前記複数のソース電極は、
前記第１ビアと平面視で重複し、前記第１ビアと接続される第１ソース電極と、
前記第２ビアと接続される第２ソース電極と、
を含む半導体装置を備える、電子装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置、半導体装置の製造方法及び電子装置に関する。
続きを表示（約 1,400 文字）【背景技術】
【０００２】
半導体装置の一例として、電界効果トランジスタが知られている。
例えば、くし形フィンガー状ゲート電極構造を有する高出力電界効果トランジスタが知られている。このような電界効果トランジスタに関し、ソース電極を裏面のプレーテッド・ヒートシンク（ＰＨＳ）に所定の形状及び配置としたバイアホールで接続する、ソース・アイランド・バイアホール構造を採用する技術が知られている（特許文献１）。
【０００３】
また、半導体基板の表面に設けた動作領域に、複数のドレイン電極、ゲート電極及びソース電極がゲート幅方向に交互に配設される、高周波用ＭＥＳＦＥＴが知られている。このような高周波用ＭＥＳＦＥＴに関し、ゲート電極及びドレイン電極をエアブリッジで跨ぎ各ソース電極を配線で接続する技術、並びに、両端のソース電極を半導体基板の裏面に配設したＰＨＳにスルーホールを介して接続する技術が知られている（特許文献２）。
【先行技術文献】
【特許文献】
【０００４】
特開２０００－３３２０３０号公報
特開２００６－１５６９０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
素子分離領域で囲まれる活性領域を有する基板の、その活性領域に、平面視で、複数本のゲート電極、複数本のソース電極及び複数本のドレイン電極を並列に配置する半導体装置が知られている。このような半導体装置に関し、活性領域のソース電極に基板を貫通して接続されるビアを設け、そのビアを通じてソース電極をグランド（ＧＮＤ）接続することにより、ＧＮＤ接続の配線経路長を抑える技術が知られている。この技術により、ソースインダクタンス低減による高周波特性の向上が図れる。
【０００６】
しかし、このような技術を採用する場合、活性領域のソース電極に接続されるビアの幅（径）に起因して、ソース電極の幅や、ソース電極を挟んで対向するゲート電極対の間の距離が、一定以上の大きさに制限される。そのため、所定の寸法の活性領域に配置可能なゲート電極の本数が減少し、半導体装置の出力が減少することがある。
【０００７】
１つの側面では、本発明は、優れた高周波特性を有する高出力の半導体装置を実現することを目的とする。
【課題を解決するための手段】
【０００８】
１つの態様では、平面視で、第１領域と前記第１領域を囲む第２領域とを有する基板と、前記第１領域に設けられ、平面視で、第１方向に延び、前記第１方向と直交する第２方向に並列に配置される複数のゲート電極、複数のソース電極及び複数のドレイン電極と、前記第１領域に設けられ、前記基板を貫通する第１ビアと、前記第２領域に設けられ、前記基板を貫通する第２ビアと、を含み、前記複数のソース電極は、前記第１ビアと平面視で重複し、前記第１ビアと接続される第１ソース電極と、前記第２ビアと接続される第２ソース電極と、を含む、半導体装置が提供される。
【０００９】
また、別の態様では、上記のような半導体装置の製造方法、上記のような半導体装置を備える電子装置が提供される。
【発明の効果】
【００１０】
１つの側面では、優れた高周波特性を有する高出力の半導体装置を実現することが可能になる。
【図面の簡単な説明】
（【００１１】以降は省略されています）

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