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公開番号2025006189
公報種別公開特許公報(A)
公開日2025-01-17
出願番号2023106833
出願日2023-06-29
発明の名称データ転送制御装置および情報処理装置
出願人富士通株式会社
代理人弁理士法人真田特許事務所,個人
主分類G06F 13/28 20060101AFI20250109BHJP(計算;計数)
要約【課題】DSC(ディスクリプタ)がメモリに連続して格納されていない場合においても、回路規模の増大を抑制しつつ、装置の性能を向上できるようにする。
【解決手段】DMA(Direct Memory Access)による装置間のデータ転送をDSCに基づき実行する制御装置は、メモリの第1アドレスに格納された第1DSCと、メモリに格納された1以上のDSCとを含む所定数のDSCに相当するサイズのデータを第1アドレスからバッファに書き込み、当該データに基づき、メモリにDSCが第1DSCから連続して格納されているか否かを判定し、連続していない場合、当該データのうちの、第1DSCから連続する1以上のDSCにおける最後の第2DSCに続くデータをバッファから破棄し、第2DSCが示すメモリの第2アドレスから、第2アドレスに格納された第3DSCを含む所定数のDSCに相当するサイズのデータをバッファに書き込む。
【選択図】図6
特許請求の範囲【請求項１】
ＤＭＡ（Direct Memory Access）による処理装置間のデータ転送をディスクリプタに基づき実行するデータ転送制御装置であって、
第１処理装置が備える第１メモリの第１アドレスに格納された第１ディスクリプタと、前記第１メモリに格納された１以上のディスクリプタとを含む所定数のディスクリプタに相当するサイズのデータを前記第１アドレスから読み出してバッファに書き込み、
読み出された前記データに基づき、前記第１メモリにディスクリプタが前記第１ディスクリプタから連続して格納されているか否かを判定し、
前記第１メモリにディスクリプタが連続して格納されていないと判定された場合、前記データのうちの、前記第１ディスクリプタから連続する１以上のディスクリプタにおける最後の第２ディスクリプタに続くデータを前記バッファから破棄し、
前記第２ディスクリプタが示す前記第１メモリの第２アドレスから、前記第２アドレスに格納された第３ディスクリプタを含む前記所定数のディスクリプタに相当するサイズのデータを読み出して前記バッファに書き込む、
制御部を備える、データ転送制御装置。
続きを表示（約 1,300 文字）【請求項２】
前記制御部は、
前記バッファから読み出されたディスクリプタに対応するデータを、前記ＤＭＡにより前記第１メモリから第２処理装置が備える第２メモリにデータ転送し、
前記データ転送がエラーにより失敗した場合、前記エラーの発生箇所に関する情報を含むエラー情報に基づき、前記第１メモリからの前記所定数のディスクリプタの読み出しを制御するための制御情報の巻き戻し先を決定し、
決定された前記巻き戻し先の状態に前記制御情報を巻き戻し、
前記エラーの発生箇所に関する情報を前記第１処理装置のプロセッサに通知する、
請求項１に記載のデータ転送制御装置。
【請求項３】
前記制御部は、
前記プロセッサからの再開の指示の受信に応じて、巻き戻された前記制御情報が示す前記第１メモリの第３アドレスから、前記第３アドレスに格納された第４ディスクリプタを含む前記所定数のディスクリプタに相当するサイズのデータを読み出して前記バッファに書き込む、
請求項２に記載のデータ転送制御装置。
【請求項４】
前記判定は、前記第１メモリにおける前記ディスクリプタの格納アドレスと前記ディスクリプタのデータサイズとを加算した値と、前記ディスクリプタに設定された、次のディスクリプタの格納アドレスと、が一致するか否かを、前記第１ディスクリプタから順に判定する処理を含む、
請求項１～請求項３のいずれか１項に記載のデータ転送制御装置。
【請求項５】
前記所定数は、前記第１メモリに格納されたディスクリプタの数から前記バッファに書き込まれたディスクリプタの数を減算した数、及び、予め設定された最大数であって前記第１メモリから前記バッファに一度に読み出すディスクリプタの前記最大数、のうちのいずれか小さい数である、
請求項１～請求項３のいずれか１項に記載のデータ転送制御装置。
【請求項６】
プロセッサと、
メモリと、
ＤＭＡ（Direct Memory Access）による情報処理装置間のデータ転送をディスクリプタに基づき実行するデータ転送制御装置と、を備え、
前記データ転送制御装置は、
前記メモリの第１アドレスに格納された第１ディスクリプタと、前記メモリに格納された１以上のディスクリプタとを含む所定数のディスクリプタに相当するサイズのデータを前記第１アドレスから読み出してバッファに書き込み、
読み出された前記データに基づき、前記メモリにディスクリプタが前記第１ディスクリプタから連続して格納されているか否かを判定し、
前記メモリにディスクリプタが連続して格納されていないと判定された場合、前記データのうちの、前記第１ディスクリプタから連続する１以上のディスクリプタにおける最後の第２ディスクリプタに続くデータを前記バッファから破棄し、
前記第２ディスクリプタが示す前記メモリの第２アドレスから、前記第２アドレスに格納された第３ディスクリプタを含む前記所定数のディスクリプタに相当するサイズのデータを読み出して前記バッファに書き込む、
制御部を備える、情報処理装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、データ転送制御装置および情報処理装置に関する。
続きを表示（約 1,300 文字）【背景技術】
【０００２】
ストレージ装置が備える複数のＣＭ（Controller Module）間のデータ転送は、ＣＭが備えるデータ転送制御装置、例えばＤＭＡ（Direct Memory Access）コントローラによるＤＭＡにより実行される。ＤＭＡは、以下の（１）～（３）の処理を含む。
【０００３】
（１）ディスクリプタのフェッチ
ＣＭのＣＰＵ（Central Processing Unit）がメモリに１以上のディスクリプタ（ＤＳＣ：Descriptor）を書き込み、ＤＳＣを書き込んだ先頭のメモリアドレスとＤＳＣ数とをＤＭＡコントローラに通知することで、ＤＭＡを起動する。
【０００４】
ＤＳＣは、所定のフォーマットを有する所定サイズ（例えば６４バイト）のデータである。ＤＳＣには、ＤＭＡによるデータの転送元メモリアドレス及び転送先メモリアドレス，データ転送長（転送サイズ），次のディスクリプタが書き込まれたＤＳＣメモリアドレス等が含まれる。
【０００５】
ＤＭＡコントローラは、ＣＰＵから通知されたメモリアドレスからＤＳＣをフェッチする。なお、ＤＭＡコントローラは、（２）の処理で参照したＤＳＣにＤＳＣメモリアドレスが含まれる場合、当該ＤＳＣメモリアドレスから次のＤＳＣをフェッチする。
【０００６】
（２）データ転送
ＤＭＡコントローラは、ＤＳＣに従い、転送元メモリアドレスからデータ転送長のデータをリードし、転送先メモリアドレスにデータをライトする。転送先メモリアドレスは、他のＣＭのメモリの空間である。
【０００７】
（３）完了割り込み
ＤＭＡコントローラは、上記（１）及び（２）の処理をＣＰＵから通知されたＤＳＣ数の回数実行した場合、ＣＰＵに完了の割り込みを発行する。
【０００８】
ところで、ＤＭＡコントローラによる上記（２）の処理にかかる時間は、データ転送長に応じて変化する。データ転送長が小さい場合、例えばデータ転送長が４Ｋ（キロ）バイト未満である場合、データの転送には、１μｓ（マイクロ秒）程度の時間がかかる。当該時間は、データ転送長が大きくなるにつれて増加していく。
【０００９】
一方、ＤＭＡコントローラによる上記（１）の処理にかかる時間も１μｓ程度である。このため、データ転送長が小さいデータの転送が連続して複数回実行される場合、複数回のデータの転送にかかる時間に対して、複数回のＤＳＣのリードにかかる時間が無視できず、ＤＭＡコントローラを含むＣＭの性能低下が生じ得る。
【００１０】
上記（１）の処理にかかる時間の内訳は、ＤＳＣのリードの準備やメモリとの通信にかかる時間が支配的であり、固定長（６４バイト）のＤＳＣのリード（転送）にかかる時間は僅かである。従って、１回のリード動作で複数のＤＳＣをまとめてリードしたとしても、複数のＤＳＣのフェッチにかかる時間を１μｓ程度に抑えることができ、１つあたりのＤＳＣについて上記（１）の処理にかかる時間を短縮できる。
（【００１１】以降は省略されています）

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