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公開番号2024175513
公報種別公開特許公報(A)
公開日2024-12-18
出願番号2023093349
出願日2023-06-06
発明の名称キャッシュコントローラ及び演算処理装置
出願人富士通株式会社
代理人弁理士法人真田特許事務所,個人
主分類G06F 12/0895 20160101AFI20241211BHJP(計算;計数)
要約【課題】キャッシュメモリの容量を有効利用してキャッシュヒット率を向上させるキャッシュコントローラを提供する。
【解決手段】マルチコアプロセッサ10において、制御モジュール31は、CPU30からアドレス範囲が指定されている場合に、データをアドレス範囲で圧縮してLLC(Last Level Cache)3に保存し、CPU30からアドレス範囲が指定されていない場合に、データを圧縮せずにLLC3に保存し、ウェイの分割数とデータの圧縮比とが等しいエントリの数を示す圧縮ウェイ数が閾値未満である場合に、分割ウェイを増やし、圧縮ウェイ数が閾値以上である場合に、使用していない分割ウェイを非分割とする圧縮した又は圧縮しないデータを分割せずにLLC3に保存する。
【選択図】図3
特許請求の範囲【請求項１】
プロセッサに接続されるキャッシュメモリのキャッシュコントローラであって、
前記プロセッサからアドレス範囲が指定されている場合に、データを前記アドレス範囲で圧縮して前記キャッシュメモリに保存し、前記プロセッサからアドレス範囲が指定されていない場合に、データを圧縮せずに前記キャッシュメモリに保存し、
ウェイの分割数とデータの圧縮比とが等しいエントリの数を示す圧縮ウェイ数が閾値未満である場合に、分割ウェイを増やし、前記圧縮ウェイ数が閾値以上である場合に、使用していない分割ウェイを非分割とする、
制御部を備える、キャッシュコントローラ。
続きを表示（約 660 文字）【請求項２】
前記閾値は、Ａを該当アドレス範囲のデータサイズとし、Ｂを圧縮比とし、Ｃを現在メインメモリで使用している容量とし、Ｄを総ウェイ数とすると、
TIFF
2024175513000006.tif
18
162
であり、前記式１が１未満の場合は１である、
請求項１に記載のキャッシュコントローラ。
【請求項３】
前記制御部は、
前記プロセッサから指定された読み出し指示に係るアドレス範囲が前記キャッシュメモリにおいてヒットした場合に、前記読み出し指示に係るアドレス範囲における圧縮情報を取得し、
取得した前記圧縮情報に基づいて、圧縮したデータを展開する、
請求項１又は２に記載のキャッシュコントローラ。
【請求項４】
プロセッサと、
前記プロセッサに接続され、制御部を有するキャッシュメモリと、
を備え、
前記制御部は、
前記プロセッサからアドレス範囲が指定されている場合に、データを前記アドレス範囲で圧縮して前記キャッシュメモリに保存し、前記プロセッサからアドレス範囲が指定されていない場合に、データを圧縮せずに前記キャッシュメモリに保存し、
ウェイの分割数とデータの圧縮比とが等しいエントリの数を示す圧縮ウェイ数が閾値未満である場合に、分割ウェイを増やし、前記圧縮ウェイ数が閾値以上である場合に、使用していない分割ウェイを非分割とする、
演算処理装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、キャッシュコントローラ及び演算処理装置に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
メモリからCentral Processing Unit（ＣＰＵ）等の演算器へデータを転送する際には、転送速度が演算速度のボトルネックとなっている。一度メモリから転送してきたデータは、再利用するときに備え、キャッシュに格納されておくことで、データ転送速度の向上が図られる。
【０００３】
初回のメモリからのデータ転送時間を短縮することは容易でないが、データを圧縮転送することで転送時間が短縮されることがある。圧縮データを展開してからキャッシュに格納するとキャッシュメモリ容量が圧迫するため、圧縮したままデータを格納すれば、より多くのデータをキャッシュすることができる。
【先行技術文献】
【特許文献】
【０００４】
特開平５－７３４１３号公報
特開２０１０－７３０２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、キャッシュメモリに圧縮したままのデータを格納すると、圧縮情報を管理するためのテーブルがキャッシュメモリの容量を圧迫するため、キャッシュメモリ本体の容量が減るおそれがある。また、キャッシュメモリにおいてデータサイズに適合する格納場所がないと、キャッシュメモリの利用効率が下がるおそれがある。
【０００６】
１つの側面では、キャッシュメモリの容量を有効利用してキャッシュヒット率を向上させることを目的とする。
【課題を解決するための手段】
【０００７】
１つの側面では、キャッシュコントローラは、プロセッサに接続されるキャッシュメモリのキャッシュコントローラであって、前記プロセッサからアドレス範囲が指定されている場合に、データを前記アドレス範囲で圧縮して前記キャッシュメモリに保存し、前記プロセッサからアドレス範囲が指定されていない場合に、データを圧縮せずに前記キャッシュメモリに保存し、ウェイの分割数とデータの圧縮比とが等しいエントリの数を示す圧縮ウェイ数が閾値未満である場合に、分割ウェイを増やし、前記圧縮ウェイ数が閾値以上である場合に、使用していない分割ウェイを非分割とする。
【発明の効果】
【０００８】
１つの側面では、キャッシュメモリの容量を有効利用してキャッシュヒット率を向上させることができる。
【図面の簡単な説明】
【０００９】
関連例としてのマルチコアプロセッサにおけるデータ転送を説明するブロック図である。
実施形態としてのマルチコアプロセッサにおけるデータ転送を説明するブロック図である。
図２に示したマルチコアプロセッサのソフトウェア構成例を模式的に示すブロック図である。
図２に示したマルチコアプロセッサにおけるデータ転送を説明するシーケンス図である。
図３に示したキャッシュ情報を例示するテーブルである。
図３に示したウェイ分割管理テーブルを例示する図である。
図３に示した圧縮管理テーブルを例示する図である。
図３に示したモード管理部における圧縮アドレス範囲の設定処理を説明するフローチャートである。
図３に示したモード管理部における圧縮アドレス範囲の解除処理を説明するフローチャートである。
図３に示したモード管理部における圧縮情報の取得処理を説明するフローチャートである。
図３に示した格納部における処理を説明するフローチャートである。
図３に示した読み出し部における処理を説明するフローチャートである。
図３に示した取得部における処理を説明するフローチャートである。
図３に示したメインメモリの転送部における処理を説明するフローチャートである。
図３に示したマルチコアプロセッサを備える演算処理装置のハードウェア構成例を模式的に示すブロック図である。
【発明を実施するための形態】
【００１０】
〔Ａ〕関連例
図１は、関連例としてのマルチコアプロセッサ６０におけるデータ転送を説明するブロック図である。
（【００１１】以降は省略されています）

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