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公開番号2024177672
公報種別公開特許公報(A)
公開日2024-12-20
出願番号2024164460,2023111226
出願日2024-09-20,2019-01-10
発明の名称半導体装置
出願人富士電機株式会社
代理人弁理士法人酒井総合特許事務所
主分類H01L 29/78 20060101AFI20241213BHJP(基本的電気素子)
要約【課題】コンタクト抵抗を低下させることができる半導体装置を提供すること。
【解決手段】つなぎ領域43における半導体基板10のおもて面上に、ゲートランナー34およびゲートパッドが設けられている。ゲート電極9を埋め込んだ一部の第1トレンチ7は、活性領域41から第1方向Xに延びて、深さ方向Zにゲートランナー34の凸部34aのランナー接続領域51に対向し接続されている。ゲートランナー34の凸部34aは第1方向Xにおいてランナー接続領域51から見て当該第1トレンチ7とは反対側に凹部34bを有し、当該凹部34bにおいて層間絶縁膜11にコンタクトホール11bが設けられている。コンタクトホール11b内において半導体基板10のおもて面に、PiNダイオードを形成するp⁺型コンタクト領域6が露出する。コンタクトホール11bに、SBDを構成する導電層22が埋め込まれている。
【選択図】図3
特許請求の範囲【請求項１】
炭化珪素からなる半導体基板を備える半導体装置であって、
前記半導体基板のおもて面上に設けられたソースパッドと、
前記ソースパッドと電気的に接続された導電層と、
前記半導体基板のおもて面上に設けられるゲートランナーと、
内部に前記ゲートランナーと接続された導電部を有する第１トレンチと、
前記第１トレンチと前記ソースパッドとの間に設けられた層間絶縁膜と、
を備え、
前記第１トレンチは、前記半導体基板のおもて面に平行な第１方向に延びるストライプ状に複数配置され、
前記ゲートランナーは、
前記第１トレンチと接続されるランナー接続領域を有する第１ゲートランナーと、前記第１方向において前記ランナー接続領域から見て前記第１トレンチとは反対側に位置する第２ゲートランナーと、を含み、
前記半導体基板のおもて面に平行でかつ前記第１方向と直交する第２方向における前記第１ゲートランナーの一端と、前記第２方向に前記一端よりも前記ゲートランナーの内側に位置する前記第２ゲートランナーと、による凹部を有し、
前記ゲートランナーの凹部に、前記層間絶縁膜のコンタクトホールが設けられており、
前記コンタクトホールに前記導電層が埋め込まれていることを特徴とする半導体装置。
続きを表示（約 990 文字）【請求項２】
前記導電層は、チタンまたはタングステンからなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記導電層は、タングステン層であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記半導体基板に、
ｎ型のソース領域が設けられた活性領域と、
ガードリング、フィールドプレート、リサーフのいずれかを含んだエッジ終端領域と、
前記活性領域と前記エッジ終端領域との間のつなぎ領域と、が設けられ、
前記つなぎ領域において前記半導体基板のおもて面の表面領域にｐ型領域が設けられ、前記ｐ型領域がＰｉＮダイオードを形成していることを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
前記コンタクトホールに前記ｐ型領域を露出させたことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１方向において、前記第１トレンチとは反対側から前記ランナー接続領域に向かって延びる第２トレンチを備え、
前記コンタクトホールに前記第２トレンチを露出させたことを特徴とする請求項４または５に記載の半導体装置。
【請求項７】
前記導電層は、前記第２トレンチに埋め込まれ、前記つなぎ領域においてショットキーバリアダイオードを形成していることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第２方向において、前記第１トレンチおよび前記第２トレンチに対向する第３トレンチを備えることを特徴とする請求項６または７に記載の半導体装置。
【請求項９】
前記第２方向に互いに隣り合う前記第１トレンチの間に設けられ、前記第１方向に前記第２トレンチと対向する第４トレンチを備えることを特徴とする請求項６から８のいずれか１項に記載の半導体装置。
【請求項１０】
前記第２方向に互いに隣り合う前記第１トレンチの間において前記層間絶縁膜に、前記第１方向に前記コンタクトホールと対向して他のコンタクトホールが設けられており、
前記他のコンタクトホールに前記導電層が埋め込まれていることを特徴とする請求項１から９のいずれか１項に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
この発明は、半導体装置に関する。
続きを表示（約 2,500 文字）【背景技術】
【０００２】
従来、炭化珪素（ＳｉＣ）を半導体材料として用いたＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ、以下、ＳｉＣ－ＭＯＳＦＥＴとする）では、ｐ型ベース領域とｎ
-
型ドリフト領域とのｐｎ接合で形成される寄生ｐｎダイオードが順方向バイアスされて当該寄生ｐｎダイオードを経由してバイポーラ電流が流れると、半導体基板（半導体チップ）の内部に積層欠陥が成長し、この積層欠陥成長に起因して順方向特性劣化が引き起こされる。
【０００３】
この順方向特性劣化は、ＳｉＣ－ＭＯＳＦＥＴと同一の半導体基板にショットキーバリアダイオード（ＳＢＤ：ＳｃｈｏｔｔｋｙＢａｒｒｉｅｒＤｉｏｄｅ）を内蔵することで抑制可能である。その理由は、ＳｉＣ－ＭＯＳＦＥＴの寄生ｐｎダイオードの順方向バイアス時、当該寄生ｐｎダイオードを経由してバイポーラ電流が流れ始める順方向電圧よりも低い順方向電圧でＳＢＤを経由してバイポーラ電流が流れるからである。また、寄生ｐｎダイオードを経由してバイポーラ電流が流れることを防止することで、ＳｉＣ－ＭＯＳＦＥＴの低オン抵抗化が可能である。
【０００４】
従来のＳｉＣ－ＭＯＳＦＥＴの構造について説明する。図１４は、従来の炭化珪素半導体装置の構造を示す断面図である。図１４に示す従来の炭化珪素半導体装置は、炭化珪素からなる半導体基板（半導体チップ）２１０のおもて面側にトレンチゲート構造を有する縦型ＳｉＣ－ＭＯＳＦＥＴであり、同一の半導体基板２１０に後述するトレンチ側壁ＳＢＤ２２０を内蔵する。トレンチゲート構造は、活性領域２４１に設けられたｐ型ベース領域２０４、ｎ
+
型ソース領域２０５、ｐ
+
型コンタクト領域２０６、第１トレンチ２０７、ゲート絶縁膜２０８およびゲート電極２０９からなる。
【０００５】
第１トレンチ２０７は、ｎ
+
型ソース領域２０５およびｐ型ベース領域２０４を貫通してｎ型電流拡散領域２０３に達する。第１トレンチ２０７の内部には、ゲート絶縁膜２０８を介してゲート電極２０９が設けられている。隣り合う第１トレンチ２０７の間に、第１トレンチ２０７と離して、第２トレンチ２２１が設けられている。第２トレンチ２２１は、ｐ
+
型コンタクト領域２０６およびｐ型ベース領域２０４を貫通してｎ型電流拡散領域２０３に達する。第２トレンチ２２１の内部には、チタン（Ｔｉ）またはタングステン（Ｗ）からなる導電層２２２が埋め込まれている。
【０００６】
第２トレンチ２２１の側壁に、導電層２２２とｎ型電流拡散領域２０３とのショットキー接合によるＳＢＤ（以下、トレンチ側壁ＳＢＤとする）２２０が形成されている。第１，２トレンチ２０７，２２１の底面からドレイン側（ｎ
+
型ドレイン領域２０１側）へ所定深さに達するｐ
+
型領域２１６が設けられている。ｐ
+
型領域２１６は、第１，２トレンチ２０７，２２１の側壁よりも半導体基板２１０のおもて面に平行な方向へ張り出している。符号２０２，２１１～２１５は、それぞれｎ
-
型ドリフト領域、層間絶縁膜、ソース電極、バリアメタル、ソースパッドおよびドレイン電極である。
【０００７】
同一の半導体基板にＳＢＤを内蔵した従来のＭＯＳＦＥＴとして、半導体基板の中央部に、ＳＢＤのカソード領域として、ＭＯＳＦＥＴのドレイン領域よりも不純物濃度の低いｎ型領域を設けた装置が提案されている（例えば、下記特許文献１（第０１０１～０１０３段落、第４２～４４図）参照。）。また、同一の半導体基板にＳＢＤを内蔵した従来の別のＭＯＳＦＥＴとして、ＭＯＳＦＥＴセルとＳＢＤセルとをストライプ状に配置した装置が提案されている（例えば、下記特許文献２（第００８６～００９６段落、第２４～２７図）参照。）。
【先行技術文献】
【特許文献】
【０００８】
特開２００８－０４２０５６号公報
特開２０１７－１７５１００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述した従来の炭化珪素半導体装置では、第１トレンチ２０７の内部に埋め込むように堆積したポリシリコンをエッチバックし、当該ポリシリコンを第１トレンチ２０７の内部にのみ残すことでゲート電極２０９を形成する場合、次の問題が生じる。図１５，１６は、従来の炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１５には、活性領域２４１、エッジ終端領域２４２、つなぎ領域２４３およびゲートパッド領域２４４のレイアウトを示す。図１６には、トレンチ側壁ＳＢＤ２２０およびＰｉＮダイオード２３０（図１６にはそれぞれ「ＳＢＤ」および「ＰｉＮ」と図示）の形成領域のレイアウトを示す。
【００１０】
図１７は、図１５，１６の矩形枠ＡＡで囲む領域を拡大して示す平面図である。図１５，１６の矩形枠ＡＡで囲む領域は半導体基板２１０の同一箇所であり、活性領域２４１の凹部２４１ａと後述するつなぎ領域２４３の凸部２４３ａとの境界付近を示している。この矩形枠ＡＡの１組の対頂点ＡＡ１，ＡＡ２はそれぞれ活性領域２４１およびつなぎ領域２４３に位置する。具体的には、図１７には、つなぎ領域２４３の凸部２４３ａ付近における第１，２トレンチ２０７，２２１のレイアウトを示す。図１８は、図１５のつなぎ領域を拡大して示す平面図である。図１９は、図１７の切断線ＢＢ１－ＢＢ３における断面構造を示す断面図である。
（【００１１】以降は省略されています）

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