特許ウォッチ

公開番号2024157940
公報種別公開特許公報(A)
公開日2024-11-08
出願番号2023072620
出願日2023-04-26
発明の名称炭化珪素半導体装置
出願人株式会社デンソー
代理人弁理士法人ゆうあい特許事務所
主分類H01L 21/76 20060101AFI20241031BHJP(基本的電気素子)
要約【課題】素子分離領域での耐圧を確保しつつ、メインセル領域とセンスセル領域の素子分離を的確に行えるSiC半導体装置を提供する。
【解決手段】素子分離領域Inに、メインセル領域Rmとセンスセル領域Rsとの間に配置され、ベース層18よりも深い複数本の分離トレンチ40を形成することでベース層18をメインセル領域Rm側とセンスセル領域Rs側とに分離する。さらに、複数本の分離トレンチ40それぞれの底部に、互いに離れて配置されていると共に該分離トレンチ40の底面と接して形成された第2導電型の分離ディープ層41を備える。
【選択図】図5
特許請求の範囲【請求項１】
トレンチゲート構造を有する半導体素子がメインセル領域（Ｒｍ）およびセンスセル領域（Ｒｓ）を含むセル領域（１）に形成され、前記メインセル領域と前記センスセル領域とが素子分離領域（Ｉｎ）によって電気的に分離された炭化珪素半導体装置であって、
炭化珪素からなる第１導電型または第２導電型の基板（１１）と、
前記基板の表面上に形成され、前記基板よりも低不純物濃度とされた第１導電型の第１不純物領域（１３）と、を有し、
前記メインセル領域および前記センスセル領域は、
前記第１不純物領域の表層部に形成され、前記第１不純物領域よりも高不純物濃度とされた第１導電型の炭化珪素からなるＪＦＥＴ層（１４）と、
前記第１不純物領域の表層部に形成され、前記基板の面方向において前記ＪＦＥＴ層と交互に配置された第２導電型の炭化珪素からなるディープ層（１５）と、
前記ＪＦＥＴ層および前記ディープ層上に形成された第２導電型の炭化珪素からなるベース層（１８）と、
前記ベース層よりも深く一方向を長手方向として複数本並べられたゲートトレンチ（２１）の内壁面に形成されたゲート絶縁膜（２２）と、前記ゲートトレンチ内において、前記ゲート絶縁膜の上に形成されたゲート電極（２３）と、を有するトレンチゲート構造と、
前記ベース層の表層部において前記トレンチゲート構造と接して形成され、前記第１不純物領域よりも高不純物濃度とされた第１導電型の炭化珪素からなる第２不純物領域（１９）と、
前記メインセル領域および前記センスセル領域のそれぞれに分離して備えられ、前記メインセル領域の前記第２不純物領域および前記ベース層に電気的に接続されると共に、前記センスセル領域の前記第２不純物領域および前記ベース層に電気的に接続される第１電極（２５）と、
前記基板の裏面側に配置され、前記基板と電気的に接続される第２電極（２８）と、を有し、
前記素子分離領域は、
前記メインセル領域と前記センスセル領域との間に配置され、前記ベース層よりも深く複数本の分離トレンチ（４０）が形成されることで前記ベース層が前記メインセル領域側と前記センスセル領域側とに分離され、
さらに、複数本の前記分離トレンチそれぞれの底部に、互いに離れて配置されていると共に該分離トレンチの底面と接して形成された第２導電型の分離ディープ層（４１）が備えられている、炭化珪素半導体装置。
続きを表示（約 350 文字）【請求項２】
前記ディープ層を第１ディープ層（１５）として、
複数本の前記ゲートトレンチのそれぞれの底部には、該ゲートトレンチの底面と接して形成された第２導電型の第２ディープ層（３０）が備えられている、請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記分離トレンチ同士の間隔（Ｂ２）は、前記ゲートトレンチ同士の間隔（Ｂ１）よりも小さい、請求項２に記載の炭化珪素半導体装置。
【請求項４】
前記分離トレンチの幅は、前記ゲートトレンチの幅に揃えられている、請求項３に記載の炭化珪素半導体装置。
【請求項５】
複数本の前記分離トレンチによって前記センスセル領域が囲まれている、請求項１ないし４のいずれか１つに記載の炭化珪素半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本開示は、セル領域にメインセル領域とセンスセル領域とが備えられたトレンチゲート構造の半導体素子を有する炭化珪素（以下では、ＳｉＣともいう）半導体装置に関するものである。
続きを表示（約 2,400 文字）【背景技術】
【０００２】
従来、特許文献１において、セル領域にメインセル領域とセンスセル領域とが備えられ、メインセル領域に流れる電流をセンスセル領域にて検出するようにしたＳｉＣ半導体装置が提案されている。このＳｉＣ半導体装置では、メインセル領域とセンスセル領域に同じ構造のＭＯＳＦＥＴ素子が形成されている。また、このＳｉＣ半導体装置では、メインセル領域とセンスセル領域との間に素子分離領域が備えられ、メインセル領域とセンスセル領域との素子分離が行われている。
【０００３】
メインセル領域およびセンスセル領域は、トレンチゲート構造を有しており、トレンチゲート構造におけるトレンチ底部に、ｐ型の保護層が形成されることで保護層からドリフト層へと空乏層を広げ、トレンチ底部にかかる電界を緩和している。
【０００４】
素子分離領域には、メインセル領域とセンスセル領域の間においてドリフト層まで達する幅広の１本のトレンチが形成され、このトレンチの底部におけるメインセル領域側とセンスセル側それぞれの両端に電界緩和層を構成するｐ型の保護層が形成されている。このように、１本の幅広のトレンチの両端に電界緩和層を備えることで耐圧を得つつ、メインセル領域側の電界緩和層とセンスセル側の電界緩和層を分断部によって分断し、メインセル領域とセンスセル領域とが電界緩和層を通して短絡しないようにされている。
【先行技術文献】
【特許文献】
【０００５】
特開２０２１－４８２７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１のＳｉＣ半導体装置の製造方法では、ＭＯＳＦＥＴのトレンチ形成に用いるレジストマスクを幅広のトレンチの中央位置に配置し、レジストマスクで覆われた場所以外のトレンチの底部に一様に電界緩和層を設けている。しかしながら、このように電界緩和層を設ける場合、マスクの加工が不安定になり、電界緩和層が繋がってメインセル領域とセンスセル領域とを素子分離できなくなる。
【０００７】
本開示は、素子分離領域での耐圧を確保しつつ、メインセル領域とセンスセル領域の素子分離を的確に行えるＳｉＣ半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本開示の１つの観点は、トレンチゲート構造を有する半導体素子がメインセル領域（Ｒｍ）およびセンスセル領域（Ｒｓ）を含むセル領域（１）に形成され、メインセル領域とセンスセル領域とが素子分離領域（Ｉｎ）によって電気的に分離されたＳｉＣ半導体装置であって、ＳｉＣからなる第１導電型または第２導電型の基板（１１）と、基板の表面上に形成され、基板よりも低不純物濃度とされた第１導電型の第１不純物領域（１３）と、を有している。メインセル領域およびセンスセル領域は、第１不純物領域の表層部に形成され、第１不純物領域よりも高不純物濃度とされた第１導電型のＳｉＣからなるＪＦＥＴ層（１４）と、第１不純物領域の表層部に形成され、基板の面方向においてＪＦＥＴ層と交互に配置された第２導電型のＳｉＣからなるディープ層（１５）と、ＪＦＥＴ層およびディープ層上に形成された第２導電型のＳｉＣからなるベース層（１８）と、ベース層よりも深く一方向を長手方向として複数本並べられたゲートトレンチ（２１）の内壁面に形成されたゲート絶縁膜（２２）と、ゲートトレンチ内において、ゲート絶縁膜の上に形成されたゲート電極（２３）と、を有するトレンチゲート構造と、ベース層の表層部においてトレンチゲート構造と接して形成され、第１不純物領域よりも高不純物濃度とされた第１導電型のＳｉＣからなる第２不純物領域（１９）と、メインセル領域およびセンスセル領域のそれぞれに分離して備えられ、メインセル領域の第２不純物領域およびベース層に電気的に接続されると共に、センスセル領域の第２不純物領域およびベース層に電気的に接続される第１電極（２５）と、基板の裏面側に配置され、基板と電気的に接続される第２電極（２８）と、を有している。そして、素子分離領域は、メインセル領域とセンスセル領域との間に配置され、ベース層よりも深く複数本の分離トレンチ（４０）が形成されることでベース層がメインセル領域側とセンスセル領域側とに分離され、さらに、複数本の分離トレンチそれぞれの底部に、互いに離れて配置されていると共に該分離トレンチの底面と接して形成された第２導電型の分離ディープ層（４１）が備えられている。
【０００９】
このように、素子分離領域に分離トレンチを形成してメインセル領域側とセンスセル領域側のベース層を分離している。これにより、メインセル領域側のベース層と、センスセル領域側のベース層とを電気的に分離することができる。また、分離ディープ層が備えられることにより、メインセル領域とセンスセル領域との間への等電位線のせり上がりを抑制でき、耐圧を確保することができる。そして、分離トレンチを複数本としており、１本のトレンチとする場合のように幅広にする必要がないため、分離トレンチの出来映えやその底部に形成する分離ディープ層の出来映えが良好になり、各分離ディープ層が的確に間隔を空けて離れて形成される。このため、メインセル領域側とセンスセル領域側とで分離ディープ層が繋がって短絡することによるソースリークを抑制できる。よって、素子分離領域での耐圧を確保しつつ、メインセル領域とセンスセル領域の素子分離を的確に行えるＳｉＣ半導体装置にできる。
【００１０】
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
【図面の簡単な説明】
（【００１１】以降は省略されています）

関連特許