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公開番号2024151105
公報種別公開特許公報(A)
公開日2024-10-24
出願番号2023064244
出願日2023-04-11
発明の名称半導体装置
出願人三菱電機株式会社
代理人弁理士法人高田・高橋国際特許事務所
主分類G01R 31/26 20200101AFI20241017BHJP(測定;試験)
要約【課題】実装基板と半導体チップのコンタクト不良を非破壊で検出することができる半導体装置を得る。
【解決手段】半導体チップ5が、多層基板1にフリップチップ実装され、内部回路を有する。複数のパッド6が半導体チップ5の表面に形成されている。複数のピラー7が複数のパッド6に形成されている。複数の上面電極2が多層基板1の上面に形成されている。複数の下面電極3が多層基板1の下面に形成され、それぞれスルーホール4を介して複数の上面電極2に接続されている。複数のピラー7はそれぞれ複数の上面電極2にはんだ8により接続されている。複数のパッド6は、内部回路12に接続された電極パッド6a～6eと、内部回路12に接続されず半導体チップ5の表面の四隅のうちの少なくとも3か所に形成された複数の検査パッド61a～61cを有する。隣接する検査パッド61a～61cは線路13により互いに接続されている。
【選択図】図3
特許請求の範囲【請求項１】
多層基板と、
前記多層基板にフリップチップ実装され、内部回路を有する半導体チップとを備え、
複数のパッドが前記半導体チップの表面に形成され、
複数のピラーが前記複数のパッドに形成され、
複数の上面電極が前記多層基板の上面に形成され、
複数の下面電極が前記多層基板の下面に形成され、それぞれスルーホールを介して前記複数の上面電極に接続され、
前記複数のピラーはそれぞれ前記複数の上面電極にはんだにより接続され、
前記複数のパッドは、前記内部回路に接続された電極パッドと、前記内部回路に接続されず前記半導体チップの表面の四隅のうちの少なくとも３か所に形成された複数の検査パッドを有し、
隣接する検査パッドは線路により互いに接続されていることを特徴とする半導体装置。
続きを表示（約 1,500 文字）【請求項２】
前記複数の検査パッドは、前記半導体チップの表面の四隅に形成された第１から第４の検査パッドを有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数の検査パッドは、前記半導体チップの中央部に形成された第５の検査パッドを有することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
隣接する検査パッドの間に抵抗が接続されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記多層基板が実装されたプリント基板を更に備え、
前記線路は、前記半導体チップの表面の外周に沿って形成され、
前記複数の検査パッドの何れかに接続された前記下面電極は前記プリント基板のＧＮＤ端子に接続されていることを特徴とする請求項２に記載の半導体装置。
【請求項６】
多層基板と、
前記多層基板にフリップチップ実装され、内部回路とトランジスタを有する半導体チップとを備え、
複数のパッドが前記半導体チップの表面に形成され、
複数のピラーが前記複数のパッドに形成され、
複数の上面電極が前記多層基板の上面に形成され、
複数の下面電極が前記多層基板の下面に形成され、それぞれスルーホールを介して前記複数の上面電極に接続され、
前記複数のピラーはそれぞれ前記複数の上面電極にはんだにより接続され、
前記複数のパッドは、前記トランジスタを介して前記内部回路に接続された電極パッドと、前記電極パッドに接続された検査パッドと、前記トランジスタの制御端子に接続された制御パッドとを有することを特徴とする半導体装置。
【請求項７】
多層基板と、
前記多層基板にフリップチップ実装された半導体チップとを備え、
複数のパッドが前記半導体チップの表面に形成され、
複数のピラーが前記複数のパッドに形成され、
複数の上面電極が前記多層基板の上面に形成され、
複数の下面電極が前記多層基板の下面に形成され、それぞれスルーホールを介して前記複数の上面電極に接続され、
前記複数のピラーはそれぞれ前記複数の上面電極にはんだにより接続され、
前記複数のパッドは、第１のパッドと、前記第１のパッドに接続された第２のパッドを有し、
前記複数の上面電極は、前記第１のパッドに形成された前記ピラーに前記はんだにより接続された第１の上面電極と、前記第２のパッドに形成された前記ピラーに前記はんだにより接続された第２の上面電極とを有し、
前記複数の下面電極は、前記第１の上面電極にそれぞれ個別に接続された第１及び第２の下面電極と、前記第２の上面電極にそれぞれ個別に接続された第３及び第４の下面電極とを有することを特徴とする半導体装置。
【請求項８】
前記半導体チップは内部回路を有し、
前記第１のパッドは前記内部回路に接続されていることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記半導体チップは内部回路を有し、
前記第１及び第２のパッドは、前記内部回路に接続されず前記半導体チップの表面の四隅のうちの少なくとも３か所に形成されていることを特徴とする請求項７に記載の半導体装置。
【請求項１０】
前記第１及び第２のパッドは、前記半導体チップの表面の四隅に形成されていることを特徴とする請求項９に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置に関する。
続きを表示（約 2,600 文字）【背景技術】
【０００２】
半導体チップをフリップチップ実装した半導体装置が用いられている（例えば、特許文献１参照）。半導体チップを多層基板にフリップチップ実装する場合、半導体チップの電極にピラーを形成し、半導体チップを裏返して、多層基板の電極と半導体チップのピラーをはんだでコンタクトさせて実装する。半導体チップの裏面にヒートシンクをダイボンドする。これらをモールド封止した後、バックグラインド等の手法でヒートシンクを露出させる。
【先行技術文献】
【特許文献】
【０００３】
特開平１１－０２６６４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
フリップチップ実装時に半導体チップが傾く場合がある。また、モールド封止時の流圧、バックグラインド時の横応力、製品として稼働している間に生じる不可抗力等により半導体チップが傾く場合もある。半導体チップが傾いて多層基板の電極と半導体チップのピラーのコンタクトが正常になされず、オープン状態になる場合があった。また、半導体チップの電極からピラーが外れたり、はんだ不足等によりコンタクト不良が発生したりすることもあった。
【０００５】
本開示は、上述のような課題を解決するためになされたもので、その目的は多層基板と半導体チップのコンタクト不良を非破壊で検出することができる半導体装置を得るものである。
【課題を解決するための手段】
【０００６】
本開示に係る半導体装置は、多層基板と、前記多層基板にフリップチップ実装され、内部回路を有する半導体チップとを備え、複数のパッドが前記半導体チップの表面に形成され、複数のピラーが前記複数のパッドに形成され、複数の上面電極が前記多層基板の上面に形成され、複数の下面電極が前記多層基板の下面に形成され、それぞれスルーホールを介して前記複数の上面電極に接続され、前記複数のピラーはそれぞれ前記複数の上面電極にはんだにより接続され、前記複数のパッドは、前記内部回路に接続された電極パッドと、前記内部回路に接続されず前記半導体チップの表面の四隅のうちの少なくとも３か所に形成された複数の検査パッドを有し、隣接する検査パッドは線路により互いに接続されていることを特徴とする。
【発明の効果】
【０００７】
本開示では、検査パッドが半導体チップの表面の四隅のうちの少なくとも３か所に形成され、隣接する検査パッドは線路により互いに接続されている。それぞれの検査パッドについてコンタクトをチェックして、全てのコンタクトがショートの場合、半導体チップが平坦に実装されていると判断できる。この場合、電極パッドについてもコンタクトしていると判断できる。よって、多層基板と半導体チップのコンタクト不良を非破壊で検出することができる。
【図面の簡単な説明】
【０００８】
実施の形態１に係る半導体装置を示す断面図である。
半導体チップが傾いて実装された状態を示す断面図である。
実施の形態１に係る半導体チップの表面を示す図である。
実施の形態１に係る半導体チップを多層基板にフリップチップ実装した状態を示す断面図である。
実施の形態１に係る半導体チップを多層基板にフリップチップ実装した状態を示す断面図である。
実施の形態２に係る半導体チップの表面を示す図である。
実施の形態２に係る半導体チップを多層基板にフリップチップ実装した状態を示す断面図である。
実施の形態３に係る半導体チップの表面を示す図である。
実施の形態３に係る半導体チップを多層基板にフリップチップ実装した状態を示す断面図である。
実施の形態４に係る半導体チップの表面を示す図である。
実施の形態５に係る半導体チップの表面を示す図である。
実施の形態５に係る半導体装置を示す平面図である。
実施の形態６に係る半導体チップの表面を示す図である。
実施の形態６に係る半導体チップを多層基板にフリップチップ実装した状態を示す断面図である。
実施の形態６に係る半導体装置の１ポートＳパラメータ測定の結果を示す図である。
実施の形態６に係る半導体装置の測定１を示す図である。
実施の形態６に係る半導体装置の測定１を示す図である。
比較例に係る測定を示す図である。
実施の形態６に係る半導体装置の測定３を示す図である。
実施の形態７に係る半導体チップの表面を示す図である。
実施の形態７に係る多層基板の上面を示す図である。
実施の形態７に係る半導体チップを多層基板にフリップチップ実装した状態を示す断面図である。
実施の形態８に係る半導体チップの表面を示す図である。
実施の形態８に係る多層基板の上面を示す図である。
実施の形態８に係る半導体チップを多層基板にフリップチップ実装した状態を示す断面図である。
【発明を実施するための形態】
【０００９】
実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１０】
実施の形態１．
図１は、実施の形態１に係る半導体装置を示す断面図である。多層基板１の上面に複数の上面電極２が形成されている。多層基板１の下面に複数の下面電極３が形成され、それぞれ多層基板１を上下に貫通するスルーホール４を介して複数の上面電極２に接続されている。多層基板１の上面側に半導体チップ５がフリップチップ実装されている。半導体チップ５は増幅器ＭＭＩＣ（Monolithic Microwave Integrated Circuit）である。半導体チップ５の表面に複数のパッド６が形成されている。複数のパッド６にそれぞれピラー７が形成されている。裏返した半導体チップ５の複数のピラー７がそれぞれ多層基板１の複数の上面電極２にはんだ８で個別に接合されている。
（【００１１】以降は省略されています）

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