特許ウォッチ

公開番号2024109319
公報種別公開特許公報(A)
公開日2024-08-14
出願番号2023014047
出願日2023-02-01
発明の名称半導体モジュール
出願人株式会社東芝,東芝デバイス&ストレージ株式会社
代理人弁理士法人iX
主分類H01L 29/78 20060101AFI20240806BHJP(基本的電気素子)
要約【課題】導通損失とスイッチング損失を低減しつつ、誤点弧を防ぐことができる半導体モジュールの提供。
【解決手段】第1半導体素子の第3ゲート電極の電圧は、第1半導体素子の第1ゲート電極及び第2ゲート電極をオフにするパルス信号が駆動装置に入力されてから、第2半導体素子の第1ゲート電極、第2ゲート電極、及び第3ゲート電極のいずれかがオン電圧に達するまでの間に、しきい値電圧以下である第1オフ電圧から前記第1オフ電圧よりも低い第2オフ電圧に遷移し、第2半導体素子の第3ゲート電極の電圧は、第2半導体素子の第1ゲート電極及び第2ゲート電極をオフにするパルス信号が駆動装置に入力されてから、第1半導体素子の第1ゲート電極、第2ゲート電極、及び第3ゲート電極のいずれかがオン電圧に達するまでの間に、しきい値電圧以下である第3オフ電圧から第3オフ電圧よりも低い第4オフ電圧に遷移する。
【選択図】図3
特許請求の範囲【請求項１】
第１ゲート電極、第２ゲート電極、及び第３ゲート電極をそれぞれが有する第１半導体素子及び第２半導体素子であって、前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極は互いに独立して制御され、前記第１ゲート電極がターンオンしてからターンオフするまでの期間において、前記第２ゲート電極のオン期間は、前記第１ゲート電極のオン期間よりも短く、前記第３ゲート電極のオン期間は、前記第２ゲート電極のオン期間よりも短い、第１半導体素子及び第２半導体素子と、
前記第１半導体素子及び前記第２半導体素子を駆動する駆動装置と、
を備え、
前記第１半導体素子の前記第３ゲート電極の電圧は、前記第１半導体素子の前記第１ゲート電極及び前記第２ゲート電極をオフにするパルス信号が前記駆動装置に入力されてから、前記第２半導体素子の前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極のいずれかがオン電圧に達するまでの間に、しきい値電圧以下である第１オフ電圧から前記第１オフ電圧よりも低い第２オフ電圧に遷移し、
前記第２半導体素子の前記第３ゲート電極の電圧は、前記第２半導体素子の前記第１ゲート電極及び前記第２ゲート電極をオフにするパルス信号が前記駆動装置に入力されてから、前記第１半導体素子の前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極のいずれかがオン電圧に達するまでの間に、しきい値電圧以下である第３オフ電圧から前記第３オフ電圧よりも低い第４オフ電圧に遷移する、半導体モジュール。
続きを表示（約 1,800 文字）【請求項２】
前記第１半導体素子の前記第３ゲート電極の電圧が前記第２オフ電圧に遷移し、前記第２半導体素子の前記第１ゲート電極及び前記第２ゲート電極がターンオンした後、前記第１半導体素子の前記第１ゲート電極及び前記第２ゲート電極がターンオンするまでの間に、前記第１半導体素子の前記第３ゲート電極の電圧を前記第１オフ電圧に戻し、
前記第２半導体素子の前記第３ゲート電極の電圧が前記第４オフ電圧に遷移し、前記第１半導体素子の前記第１ゲート電極及び前記第２ゲート電極がターンオンした後、前記第２半導体素子の前記第１ゲート電極及び前記第２ゲート電極がターンオンするまでの間に、前記第２半導体素子の前記第３ゲート電極の電圧を前記第３オフ電圧に戻す、請求項１に記載の半導体モジュール。
【請求項３】
前記第１半導体素子の前記第３ゲート電極の電圧は、前記第１半導体素子の前記第１ゲート電極の電圧及び前記第２ゲート電極の電圧がしきい値電圧以下になった後に、前記第１オフ電圧から前記第２オフ電圧に遷移し、
前記第２半導体素子の前記第３ゲート電極の電圧は、前記第２半導体素子の前記第１ゲート電極の電圧及び前記第２ゲート電極の電圧がしきい値電圧以下になった後に、前記第３オフ電圧から前記第４オフ電圧に遷移する、請求項１または２に記載の半導体モジュール。
【請求項４】
前記第１半導体素子の前記第３ゲート電極の電圧は、前記第１半導体素子の前記第１ゲート電極及び前記第２ゲート電極がターンオフした後に、前記第１オフ電圧から前記第２オフ電圧に遷移し、
前記第２半導体素子の前記第３ゲート電極の電圧は、前記第２半導体素子の前記第１ゲート電極及び前記第２ゲート電極がターンオフした後に、前記第３オフ電圧から前記第４オフ電圧に遷移する、請求項１または２に記載の半導体モジュール。
【請求項５】
前記第１半導体素子の前記第３ゲート電極の電圧は、前記第２半導体素子の前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極のいずれかの電圧がしきい値電圧に達するまでの間に、前記第１オフ電圧から前記第２オフ電圧に遷移し、
前記第２半導体素子の前記第３ゲート電極の電圧は、前記第１半導体素子の前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極のいずれかの電圧がしきい値電圧に達するまでの間に、前記第３オフ電圧から前記第４オフ電圧に遷移する、請求項１または２に記載の半導体モジュール。
【請求項６】
前記第１半導体素子の前記第３ゲート電極の電圧は、前記第２半導体素子の前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極のいずれかの電圧がオフ電圧よりも高くなるまでの間に、前記第１オフ電圧から前記第２オフ電圧に遷移し、
前記第２半導体素子の前記第３ゲート電極の電圧は、前記第１半導体素子の前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極のいずれかの電圧がオフ電圧よりも高くなるまでの間に、前記第３オフ電圧から前記第４オフ電圧に遷移する、請求項１または２に記載の半導体モジュール。
【請求項７】
前記第１半導体素子及び前記第２半導体素子はInsulated Gate Bipolar Transistorであり、
前記第１半導体素子のエミッタ電極と前記第２半導体素子のコレクタ電極が接続される、請求項１または２に記載の半導体モジュール。
【請求項８】
前記第２オフ電圧及び前記第４オフ電圧は負電圧である、請求項１または２に記載の半導体モジュール。
【請求項９】
前記第１半導体素子がオフ時における前記第１半導体素子の前記第１ゲート電極の電圧及び前記第２ゲート電極の電圧は負電圧であり、
前記第２半導体素子がオフ時における前記第２半導体素子の前記第１ゲート電極の電圧及び前記第２ゲート電極の電圧は負電圧である、請求項８に記載の半導体モジュール。
【請求項１０】
出力が前記駆動装置の入力に接続されるパルスジェネレータをさらに備える、請求項１または２に記載の半導体モジュール。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体モジュールに関する。
続きを表示（約 2,000 文字）【背景技術】
【０００２】
高耐圧、大電流を制御するパワー半導体素子としてＩＧＢＴ（Insulated Gate Bipolar Transistor）が広く用いられている。スイッチング素子として用いられるＩＧＢＴには、オン電圧が低く、ターンオン及びターンオフ時のスイッチング損失が低いことが望まれる。オン電圧を低く保ちつつ、ターンオフ損失を下げる手法としてゲート電極を２系統に分けて形成し、一方のゲート電極を先にオフするダブルゲート構造がある。しかしながら、チャネル密度を上げてしまうと短絡耐量が低下してしまうため、ターンオン損失の低減は難しい。そこで、ゲート電極を３系統に分け、３系統目のゲート電極をターンオン時のみ駆動させることでターンオン損失の低減も可能としたトリプルゲート構造のＩＧＢＴが提案されている。
【先行技術文献】
【特許文献】
【０００３】
特開２０２１－１４１３０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、導通損失とスイッチング損失を低減しつつ、誤点弧を防ぐことができる半導体モジュールの提供を目的とする。
【課題を解決するための手段】
【０００５】
本発明の実施形態によれば、半導体モジュールは、第１ゲート電極、第２ゲート電極、及び第３ゲート電極をそれぞれが有する第１半導体素子及び第２半導体素子であって、前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極は互いに独立して制御され、前記第１ゲート電極がターンオンしてからターンオフするまでの期間において、前記第２ゲート電極のオン期間は、前記第１ゲート電極のオン期間よりも短く、前記第３ゲート電極のオン期間は、前記第２ゲート電極のオン期間よりも短い、第１半導体素子及び第２半導体素子と、前記第１半導体素子及び前記第２半導体素子を駆動する駆動装置と、を備える。前記第１半導体素子の前記第３ゲート電極の電圧は、前記第１半導体素子の前記第１ゲート電極及び前記第２ゲート電極をオフにするパルス信号が前記駆動装置に入力されてから、前記第２半導体素子の前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極のいずれかがオン電圧に達するまでの間に、しきい値電圧以下である第１オフ電圧から前記第１オフ電圧よりも低い第２オフ電圧に遷移し、前記第２半導体素子の前記第３ゲート電極の電圧は、前記第２半導体素子の前記第１ゲート電極及び前記第２ゲート電極をオフにするパルス信号が前記駆動装置に入力されてから、前記第１半導体素子の前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極のいずれかがオン電圧に達するまでの間に、しきい値電圧以下である第３オフ電圧から前記第３オフ電圧よりも低い第４オフ電圧に遷移する。
【図面の簡単な説明】
【０００６】
実施形態の半導体モジュールの構成を示す模式図である。
実施形態の半導体素子の断面斜視図である。
（ａ）～（ｆ）は、実施形態の半導体素子のゲート電圧のタイミングチャートである。
（ａ）～（ｆ）は、実施形態の半導体素子のゲート電圧のタイミングチャートである。
（ａ）及び（ｂ）はパルスジェネレータが出力するパルス信号のタイミングチャートであり、（ｃ）及び（ｄ）は実施形態の半導体素子のゲート電圧のタイミングチャートである。
【発明を実施するための形態】
【０００７】
以下に、各実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、同一または同様の要素には、同じ符号を付している。
【０００８】
図１に示すように、実施形態の半導体モジュール１は、第１半導体素子１０１と、第２半導体素子１０２と、第１半導体素子１０１及び第２半導体素子１０２を駆動する駆動装置５０とを備える。
【０００９】
第１半導体素子１０１及び第２半導体素子１０２は、例えば、ＩＧＢＴであり、同じ構成を有する。本明細書において、第１半導体素子１０１と第２半導体素子１０２とを区別せずに、単に半導体素子１００と言う場合もある。
【００１０】
第１半導体素子１０１及び第２半導体素子１０２のそれぞれは、コレクタ電極２２、エミッタ電極２１、第１ゲート電極ＭＧ、第２ゲート電極ＣＧｐ、及び第３ゲート電極ＣＧｓを有する。第１ゲート電極ＭＧ、第２ゲート電極ＣＧｐ、及び第３ゲート電極ＣＧｓは、互いに、電気的に独立している。
（【００１１】以降は省略されています）

関連特許