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公開番号2024069759
公報種別公開特許公報(A)
公開日2024-05-22
出願番号2022179960
出願日2022-11-10
発明の名称半導体装置
出願人富士電機株式会社
代理人個人,個人
主分類H01L 29/78 20060101AFI20240515BHJP(基本的電気素子)
要約【課題】ゲート抵抗の増加を抑制することでスイッチング損失の増加を抑制しつつ、FBSOA耐量の低下を抑制することができる半導体装置を提供する。
【解決手段】第1導電型のドリフト層2と、ドリフト層2の上部に設けられた第2導電型のベース領域3a~3cと、ベース領域3a~3cの上部に設けられた第1導電型の第1主電極領域4a~4dと、ベース領域3a~3cにゲート絶縁膜6a,6bを介して接する第1ゲート領域7a,7b、及び第1ゲート領域7a,7bに接し、第1ゲート領域7a,7bよりも低比抵抗の第2ゲート領域8a,8bを含むゲート電極(7a,8a),(7b,8b)と、ドリフト層2の下面側に設けられた第2主電極領域1と、を備える。
【選択図】図1
特許請求の範囲【請求項1】
第1導電型のドリフト層と、
前記ドリフト層の上部に設けられた第2導電型のベース領域と、
前記ベース領域の上部に設けられた第1導電型の第1主電極領域と、
前記ベース領域にゲート絶縁膜を介して接する第1ゲート領域、及び前記第1ゲート領域に接し、前記第1ゲート領域よりも低比抵抗の第2ゲート領域を含むゲート電極と、
前記ドリフト層の下面側に設けられた第2主電極領域と、
を備える半導体装置。
続きを表示(約 810 文字)【請求項2】
前記第1ゲート領域及び前記第2ゲート領域のそれぞれがポリシリコンからなる、請求項1に記載の半導体装置。
【請求項3】
前記第1ゲート領域がポリシリコンからなり、
前記第2ゲート領域が高融点金属からなる、
請求項1に記載の半導体装置。
【請求項4】
前記第1ゲート領域の比抵抗が、前記第2ゲート領域の比抵抗の2倍以上である、請求項1又は2に記載の半導体装置。
【請求項5】
前記第1ゲート領域の厚さが、前記第2ゲート領域の厚さ以下である、請求項1又は2に記載の半導体装置。
【請求項6】
前記第1ゲート領域の不純物濃度が、前記第2ゲート領域の不純物濃度の半分以下である、請求項1又は2に記載の半導体装置。
【請求項7】
前記第2ゲート領域の不純物濃度の前記第1ゲート領域の不純物濃度に対する比が、2以上、100以下である、請求項1又は2に記載の半導体装置。
【請求項8】
前記第1ゲート領域の不純物濃度が1.0×10
19
cm
-3
以上、1.0×10
20
cm
-3
以下であり、
前記第2ゲート領域の不純物濃度が1.5×10
20
cm
-3
以上、1.0×10
21
cm
-3
以下である、
請求項1又は2に記載の半導体装置。
【請求項9】
前記ゲート電極の単位面積当たりのゲート電荷とゲート抵抗との積が0.2以上である、請求項1又は2に記載の半導体装置。
【請求項10】
前記ゲート電極が前記ドリフト層の上面に設けられている、請求項1又は2に記載の半導体装置。
(【請求項11】以降は省略されています)

発明の詳細な説明【技術分野】
【0001】
本発明は、半導体装置に関する。
続きを表示(約 1,900 文字)【背景技術】
【0002】
金属酸化膜半導体電界効果トランジスタ(MOSFET)等の半導体装置において、特性改善やコストダウンのために微細加工技術が求められている。また、半導体装置の低損失化の目的から、微細化によるオン抵抗の低減や、ゲート電極の低抵抗化によるスイッチング損失の低減が求められている。
【0003】
MOSFETの損失として、オンした後に一定の電流が流れている時の導通損失と、オン又はオフするまでの過渡時のスイッチング損失が存在する。微細加工技術の向上により、セル密度が増加しオン抵抗が低下することで導通損失は低下するが、セル密度が増加し容量成分が増加するためスイッチング損失は増加傾向にある。また、半導体装置の高精度化から高周波化が進み、スイッチング損失の割合は増加している。スイッチング損失の低減にはゲート容量の低減と共にゲート抵抗の低減が有効である。オン抵抗が低下したことでチップサイズを縮小しゲート容量を低減すると共に、ゲート抵抗も低減することでスイッチング損失の増加を抑制している。
【0004】
特許文献1は、トレンチゲートを有する縦型MOSFETにおいて、トレンチ内に第1ゲート領域と第2ゲート領域を備え、第1ゲート領域のp型不純物濃度は、第2ゲート領域のp型不純物濃度よりも低いことを開示する。更に、特許文献1は、プレーナゲートを有する縦型MOSFETにおいて、ゲート電極が第1ゲート領域と第2ゲート領域を備え、第1ゲート領域のp型不純物濃度は、第2ゲート領域のp型不純物濃度よりも低いことを開示する。更に、特許文献1は、半導体基板の材料としてSiを用いてよいことを開示する。
【0005】
特許文献2は、SiCにおいて、ゲート絶縁膜上にN型の第2ゲート領域を設け、第2ゲート領域上に第1ゲート領域を備えることを開示する。更に、特許文献2は、溝内にN型の第1ゲート領域とN型の第2ゲート領域が配置され、第2ゲート領域が溝内に形成されたゲート絶縁膜に接していることを開示する。更に、特許文献2は、第2ゲート領域が第1ゲート領域より低濃度の半導体材料であることを開示する。
【0006】
特許文献3は、MOSFETが、ゲート電極にゲート酸化膜に接して配置された厚さ2000Å程度のポリシリコン層と、ポリシリコン層の内側にタングステン(高融点金属)で形成された低抵抗層を備えることを開示する。更に、特許文献3は、トレンチ幅0.5μm、トレンチ深さ1.5μm、ポリシリコン層の厚さ2000Å、低抵抗層の厚さはトレンチ外で20000Åであり、ポリシリコン層と低抵抗層の界面近傍にシリサイドが形成されることを開示する。
【0007】
特許文献4は、MOSFETにおいて、ゲート電極が厚さ0.2μmの多結晶シリコンからなるゲート電極第一層と厚さ0.8μmの高融点金属からなるゲート電極第二層を備えてゲート抵抗を低減することを開示する。
【0008】
特許文献5は、SiCのMOSFETにおいて、ドープポリシリコン膜とドープポリシリコン膜上に形成された第2金属シリサイド膜(WSix膜)との積層膜からなるゲート電極が形成されていることを開示する。
【先行技術文献】
【特許文献】
【0009】
特開2013-229382号公報
特開2016-72319号公報
特開2003-324197号公報
特開平3-203379号公報
特開2013-55214号公報
【発明の概要】
【発明が解決しようとする課題】
【0010】
MOSFET等の半導体装置において、微細加工技術の向上によりチャネル長が短くなり、電界強度が増すことで安全動作領域(SOA)耐量が低下している。SOAとは、半導体装置が破壊や劣化することなく安全に動作できる電流と電圧の領域である。微細化によるセル密度の向上で流せる電流が増加しており、ゲート抵抗を低減すると半導体装置のオンし易い箇所に電流が集中しやすくなり、順バイアスSOA(FBSOA)耐量が低下する。FBSOAとは、半導体装置がオン状態において安全に動作できる電流と電圧の領域である。一方、FBSOA耐量を確保するためにはゲート抵抗を低減できずスイッチング損失が増加する。即ち、スイッチング損失の増加とFBSOA耐量の低下はトレードオフの関係にある。
(【0011】以降は省略されています)

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