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公開番号2024057064
公報種別公開特許公報(A)
公開日2024-04-23
出願番号2024028716,2022190503
出願日2024-02-28,2011-09-08
発明の名称半導体装置
出願人株式会社半導体エネルギー研究所
代理人
主分類H10B 12/00 20230101AFI20240416BHJP()
要約【課題】データの保持期間を確保しつつ、単位面積あたりの記憶容量を高めることができ
る記憶装置の提案すること。
【解決手段】複数のビット線を幾つかのグループに分割し、複数のワード線も幾つかのグ
ループに分割する。そして、一のグループに属するビット線に接続されたメモリセルには
、一のグループに属するワード線が接続されるようにする。さらに、上記複数のビット線
は、複数のビット線駆動回路によってグループごとにその駆動が制御されるようにする。
加えて、上記複数のビット線駆動回路と、ワード線駆動回路とを含めた駆動回路上に、セ
ルアレイを形成する。駆動回路とセルアレイが重なるように三次元化することで、ビット
線駆動回路が複数設けられていても、記憶装置の占有面積を小さくすることができる。
【選択図】図1
特許請求の範囲【請求項１】
複数の第１ビット線を駆動する第１ビット線駆動回路と、
複数の第２ビット線を駆動する第２ビット線駆動回路と、
複数の第１ワード線及び複数の第２ワード線を駆動するワード線駆動回路と、
複数の第１メモリセルを有する第１セルアレイ及び複数の第２メモリセルを有する第２セルアレイと、を有し、
前記第１メモリセルは、ゲート電極が前記複数の第１ワード線のいずれか一に電気的に接続され、ソース電極及びドレイン電極の一方が前記複数の第１ビット線のいずれか一に電気的に接続された第１トランジスタと、一方の電極が前記第１トランジスタのソース電極及びドレイン電極の他方に電気的に接続された第１容量素子と、を有し、
前記第２メモリセルは、ゲート電極が前記複数の第２ワード線のいずれか一に電気的に接続され、ソース電極及びドレイン電極の一方が前記複数の第２ビット線のいずれか一に電気的に接続された第２トランジスタと、一方の電極が前記第２トランジスタのソース電極及びドレイン電極の他方に電気的に接続された第２容量素子と、を有し、
前記第１セルアレイは、前記第１ビット線駆動回路上に重畳して設けられ、
前記第２セルアレイは、前記第２ビット線駆動回路上に重畳して設けられる、記憶装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、記憶装置に関する。また、該記憶装置を有する半導体装置に関する。
続きを表示（約 2,200 文字）【背景技術】
【０００２】
近年、トランジスタの活性層の材料として、高移動度と、均一な素子特性とを兼ね備えた
酸化物半導体と呼ばれる、半導体特性を示す金属酸化物に注目が集まっている。金属酸化
物は様々な用途に用いられている。例えば、酸化インジウムは、液晶表示装置において画
素電極の材料として用いられている。半導体特性を示す金属酸化物としては、例えば、酸
化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このような半導体特性
を示す金属酸化物をチャネル形成領域に用いるトランジスタが、既に知られている（特許
文献１及び特許文献２）。
【先行技術文献】
【特許文献】
【０００３】
特開２００７－１２３８６１号公報
特開２００７－９６０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、半導体記憶装置（以下、単に記憶装置ともいう）には、揮発性メモリに分類さ
れるＤＲＡＭ、ＳＲＡＭ、不揮発性メモリに分類されるマスクＲＯＭ、ＥＰＲＯＭ、ＥＥ
ＰＲＯＭ、フラッシュメモリ、強誘電体メモリなどがあり、単結晶の半導体基板を用いて
形成されたこれらのメモリの多くは既に実用化されている。上記の記憶装置の中でも、Ｄ
ＲＡＭは、トランジスタとキャパシタ（以下、容量素子ともいう）でメモリセルを構成す
る単純な構造を有しており、ＳＲＡＭ等の他の記憶装置に比べてメモリセルを構成するた
めの半導体素子が少ない。よって、他の記憶装置と比べて単位面積あたりの記憶容量を高
めることができ、低コスト化を実現できる。
【０００５】
上述したように、ＤＲＡＭは大記憶容量化に適しているが、チップサイズの増大を抑えつ
つ、集積度のより高い集積回路を実現するためには、他の記憶装置と同様にもっと単位面
積あたりの記憶容量を高めなくてはならない。そのためには、電荷を保持するために各メ
モリセルに設けられた容量素子の面積を小さくし、各メモリセルの面積を縮小化せざるを
得ない。
【０００６】
しかし、容量素子の面積縮小化によりその容量値が小さくなると、各デジタル値どうしの
電荷量の差が小さくなるため、トランジスタのオフ電流の値が高いとデータの正確さを維
持するのが難しく、保持期間が短くなる傾向にある。よって、リフレッシュ動作の頻度が
増加し、消費電力が嵩んでしまう。
【０００７】
また、大記憶容量化を図るためにメモリセルの数を増やすと、一のビット線に接続される
メモリセルの数が増大する、或いは、一のビット線が引き回される距離が長くなる。よっ
て、ビット線の有する寄生容量と寄生抵抗が増大するため、容量素子の面積縮小化により
各デジタル値どうしの電荷量の差が小さくなると、上記ビット線を介して上記電荷量の差
、すなわちデータを正確に読み出すのが困難になり、エラー発生率が高まる。
【０００８】
また、メモリセルの数を増やすと、ビット線の場合と同様に、一のワード線に接続される
メモリセルの数が増大する、或いは、一のワード線が引き回される距離が長くなる。よっ
て、ワード線の有する寄生容量と寄生抵抗が増大するため、ワード線に入力された信号の
パルスが遅延する、或いは、ワード線の電位降下が大きくなる。よって、ワード線を介し
てトランジスタのスイッチングを制御するための信号をメモリセルに供給すると、メモリ
セルによって、データが書き込まれない、データを十分に保持しきれずに消失してしまう
、読み出しにかかる時間が長すぎるために正確なデータが読み出されないなど、データの
書き込み、保持、読み出しの一連の動作に不具合が生じ、エラー発生率が高まる。
【０００９】
上述の課題に鑑み、本発明の一態様は、データの保持期間を確保しつつ、単位面積あたり
の記憶容量を高めることができる記憶装置の提案を、目的の一とする。或いは、本発明の
一態様は、エラー発生率を抑えつつ、単位面積あたりの記憶容量を高めることができる記
憶装置の提案を、目的の一とする。或いは、本発明の一態様は、上記記憶装置を用いるこ
とで、高集積化された半導体装置を実現することを、目的の一とする。或いは、本発明の
一態様は、上記記憶装置を用いることで、信頼性の高い半導体装置を実現することを、目
的の一とする。
【課題を解決するための手段】
【００１０】
本発明者らは、一のビット線に接続されるメモリセルの数を小さく抑え、代わりにビット
線の数を増やすことで、メモリセルの数が増大してもビット線の寄生容量、寄生抵抗を小
さく抑えることができるのではないかと考えた。ただし、ビット線の数が増加すると、複
数のメモリセルで構成されるセルアレイのレイアウトが一方向に長く伸びた形状となり、
そのアスペクト比が１からかけ離れてしまう。
（【００１１】以降は省略されています）

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