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公開番号2024066388
公報種別公開特許公報(A)
公開日2024-05-15
出願番号2023015828
出願日2023-02-06
発明の名称半導体装置
出願人セメス株式会社,SEMES CO., LTD.
代理人IBC一番町弁理士法人
主分類H10B 12/00 20230101AFI20240508BHJP()
要約【課題】3次元に配列されたメモリセルを備えた半導体装置を提供する。
【解決手段】基板上に順次積層された第1レイヤと第2レイヤを含む積層構造体であって、第1レイヤは互いに離隔配置され第1方向D1に延びた第1、第2半導体パターンと、第1方向と異なる第2方向に延び第1及び第2半導体パターンと電気的に接続された第1ビット線BL1を含み、第2レイヤは互いに離隔配置され第1方向に延びた第3及び第4半導体パターンと、第1方向と異なる第2方向D2に延び第3及び第4半導体パターンと電気的に接続された第2ビット線BLを含み、第1～第4半導体パターンそれぞれはソース、チャネル、ドレインおよびボトム電極を含む積層構造体、第1半導体パターンのチャネルと第3半導体パターンのチャネルを垂直方向に連結する第1ワード線および第2半導体パターンのチャネルと第4半導体パターンのチャネルを垂直方向に連結する第2ワード線を含む。
【選択図】図2
特許請求の範囲【請求項１】
基板上に順次積層された第１レイヤと第２レイヤを含む積層構造体であって、
前記第１レイヤは互いに離隔して配置されて第１方向に延びた第１半導体パターンおよび第２半導体パターンと、前記第１方向と異なる第２方向に延びて前記第１半導体パターンおよび第２半導体パターンと電気的に接続された第１ビット線を含み、
前記第２レイヤは互いに離隔して配置されて前記第１方向に延びた第３半導体パターンおよび第４半導体パターンと、前記第１方向と異なる第２方向に延びて前記第３半導体パターンおよび第４半導体パターンと電気的に接続された第２ビット線を含み、
前記第１ないし第４半導体パターンそれぞれはソース、チャネル、ドレインおよびボトム電極を含む積層構造体；
前記第１半導体パターンのチャネルと前記第３半導体パターンのチャネルを垂直方向に連結する第１ワード線；および
前記第２半導体パターンのチャネルと前記第４半導体パターンのチャネルを垂直方向に連結する第２ワード線を含み、
前記第１ビット線と前記第１ワード線の間に前記第１方向への第１距離と、前記第１ビット線と前記第２ワード線の間に前記第１方向への第２距離は互いに異なる、半導体装置。
続きを表示（約 1,100 文字）【請求項２】
前記第１ワード線と前記第２ワード線の間に垂直方向に延びるように配置されたアイソレーション絶縁膜をさらに含む、請求項１に記載の半導体装置。
【請求項３】
前記アイソレーション絶縁膜は、前記第１ワード線と前記第２ワード線に接して自己整合された（ｓｅｌｆ－ａｌｉｇｎｅｄ）状態である、請求項２に記載の半導体装置。
【請求項４】
前記第１半導体パターンと前記第２半導体パターンの間に前記第１方向に延びた介在半導体パターンをさらに含み、前記アイソレーション絶縁膜は前記介在半導体パターンを貫通するように形成された、請求項２に記載の半導体装置。
【請求項５】
前記アイソレーション絶縁膜の前記第１方向への幅は、前記第１ワード線の前記第１方向への幅または前記第２ワード線の前記第１方向への幅より大きい、請求項２に記載の半導体装置。
【請求項６】
前記第１半導体パターンで、前記ボトム電極の一側に前記ソース、チャネル、ドレインが位置し、前記ボトム電極の他側にはアイソレーション絶縁膜が位置する、請求項１に記載の半導体装置。
【請求項７】
前記第１レイヤは前記第１方向に延びた第５半導体パターンをさらに含み、前記第１半導体パターン、前記第２半導体パターンおよび前記第５半導体パターン順に配列され、
前記第２レイヤは前記第１方向に延びた第６半導体パターンをさらに含み、前記第３半導体パターン、前記第４半導体パターンおよび前記第６半導体パターン順に配列され、
前記第５および第６半導体パターンそれぞれはソース、チャネル、ドレインおよびボトム電極を含み、
前記第５半導体パターンのチャネルと前記第６半導体パターンのチャネルを垂直方向に連結する第３ワード線をさらに含む、請求項１に記載の半導体装置。
【請求項８】
前記第１ワード線の中心と前記第３ワード線の中心を連結する仮想の線は、前記第２ワード線とオーバーラップしない、請求項７に記載の半導体装置。
【請求項９】
前記第１レイヤは前記第１半導体パターンと前記第２半導体パターンの間に前記第１方向に延びた第７半導体パターンと、前記第７半導体パターンと電気的に接続された第３ビット線をさらに含み、
前記第１ビット線は前記第１半導体パターンの一側に配置され、
前記第３ビット線は前記第７半導体パターンの他側に配置される、請求項１に記載の半導体装置。
【請求項１０】
前記第１ないし第４半導体パターンそれぞれの上に、前記チャネルの４面を囲むゲート絶縁膜をさらに含む、請求項１に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は半導体装置に関する。
続きを表示（約 3,500 文字）【背景技術】
【０００２】
２次元に配列されたメモリセルを備えた半導体装置の場合、集積度は半導体装置が占める面積により決定される。このような場合、集積度は微細パターンを形成する技術水準によって大きく影響を受ける。超高価の装備を用いて半導体装置の集積度を高めているが、依然として制限的である。そのため、３次元に配列されたメモリセルを備えた半導体装置が提案されている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明が解決しようとする課題は、３次元に配列されたメモリセルを備えた半導体装置を提供することにある。
【０００４】
本発明が解決しようとする他の課題は、前記半導体装置の製造方法を提供することにある。
【０００５】
本発明の課題は以上で言及した課題に制限されず、言及されていないまた他の課題は以下の記載から当業者に明確に理解されるものである。
【課題を解決するための手段】
【０００６】
前記課題を達成するための本発明の半導体装置の一態様（ａｓｐｅｃｔ）は、基板上に順次積層された第１レイヤと第２レイヤを含む積層構造体であって、前記第１レイヤは互いに離隔して配置されて第１方向に延びた第１半導体パターンおよび第２半導体パターンと、前記第１方向と異なる第２方向に延びて前記第１半導体パターンおよび第２半導体パターンと電気的に接続された第１ビット線を含み、前記第２レイヤは互いに離隔して配置されて前記第１方向に延びた第３半導体パターンおよび第４半導体パターンと、前記第１方向と異なる第２方向に延びて前記第３半導体パターンおよび第４半導体パターンと電気的に接続された第２ビット線を含み、前記第１ないし第４半導体パターンそれぞれはソース、チャネル、ドレインおよびボトム電極を含む積層構造体；前記第１半導体パターンのチャネルと前記第３半導体パターンのチャネルを垂直方向に連結する第１ワード線；および前記第２半導体パターンのチャネルと前記第４半導体パターンのチャネルを垂直方向に連結する第２ワード線を含み、前記第１ビット線と前記第１ワード線の間に前記第１方向への第１距離と、前記第１ビット線と前記第２ワード線の間に前記第１方向への第２距離は互いに異なる。
【０００７】
前記課題を達成するための本発明の半導体装置の他の態様は、キャパシタ領域と、前記キャパシタ領域の両側に配置された第１スイッチング領域および第２スイッチング領域を含む基板；前記基板上に順次積層された多数のレイヤを含む積層構造体－前記多数のレイヤそれぞれは多数のセルトランジスタと多数のキャパシタを含み、前記多数のキャパシタは前記キャパシタ領域に配置され、前記多数のセルトランジスタは前記第１スイッチング領域または第２スイッチング領域に配置され、多数のキャパシタのうち第１キャパシタに電気的に接続された第１セルトランジスタは前記第１スイッチング領域に配置され、前記第１キャパシタにすぐ隣接した第２キャパシタに電気的に接続された第２セルトランジスタは前記第２スイッチング領域に配置される－；前記基板上に垂直に配列され、積層された前記多数のセルトランジスタのゲートを電気的に接続する多数のワード線を含む。
【０００８】
前記他の課題を達成するための本発明の半導体装置の態様は、基板上に順次積層された第１レイヤと第２レイヤを含む積層構造体であって、前記第１レイヤは互いに離隔して配置されて第１方向に延びた第１半導体パターン、第２半導体パターンおよび第３半導体パターンと、前記第１方向と異なる第２方向に延びて前記第１半導体パターンおよび第３半導体パターンと電気的に接続された第１ビット線を含み、前記第２半導体パターンと電気的に接続された第２ビット線を含み、前記第２レイヤは互いに離隔して配置されて前記第１方向に延びた第４半導体パターン、第５半導体パターンおよび第６半導体パターンと、前記第１方向と異なる第２方向に延びて前記第４半導体パターンおよび第６半導体パターンと電気的に接続された第３ビット線を含み、前記第５半導体パターンと電気的に接続された第４ビット線を含み、前記第１ないし第５半導体パターンそれぞれはソース、チャネル、ドレインおよびボトム電極を含む積層構造体；前記第１半導体パターンのチャネルと前記第４半導体パターンのチャネルを垂直方向に連結する第１ワード線；前記第２半導体パターンのチャネルと前記第５半導体パターンのチャネルを垂直方向に連結する第２ワード線；前記第３半導体パターンのチャネルと前記第６半導体パターンのチャネルを垂直方向に連結する第３ワード線；および前記第１ワード線と前記第３ワード線の間に垂直方向に延びるように配置され、前記第１ワード線と前記第２ワード線に接する自己整合された（ｓｅｌｆ－ａｌｉｇｎｅｄ）アイソレーション絶縁膜を含み、前記第１ビット線と前記第１ワード線の間に前記第１方向への第１距離と、前記第１ビット線と前記第３ワード線の間に前記第１方向への第２距離は互いに異なり、前記アイソレーション絶縁膜は前記第２半導体パターンおよび前記第５半導体パターンを貫通するように形成される。
【０００９】
その他実施形態の具体的な内容は詳細な説明および図面に含まれている。
【図面の簡単な説明】
【００１０】
本発明のいくつかの実施形態による半導体装置を説明するための概念図である。
図１に示すレイヤＬｎを説明するための回路図である。
図１に示すレイヤＬｎに含まれた領域を説明するための概念図である。
本発明のいくつかの実施形態による半導体装置を説明するための斜視図である。
図４の一部のレイヤＬ１，Ｌ２を拡大して示す図である。
図５の領域Ｑ１を拡大して示す図である。
図４のワード線ＷＬ１１と関連する図である。
図４および図７のＡ－Ａに沿って切断した断面図である。
図４のトップ電極ＴＥ１１と関連する図である。
本発明のいくつかの実施形態による半導体装置を説明するためのレイアウト図である。
図１０の領域Ｑ２を拡大して示す図である。
ワード線とアイソレーション絶縁膜の間の関係を説明するための図である。
図１１のＣ－Ｃに沿って切断した断面図である。
図１１のＤ－Ｄに沿って切断した断面図である。
本発明のいくつかの実施形態による半導体装置におけるビット線およびビット線コンタクトの連結管系を説明するためのレイアウト図である。
図１５のＥ－Ｅに沿って切断した断面図である。
本発明のいくつかの実施形態による半導体装置の製造方法を説明するためのフローチャートである。
図１７に説明した製造方法を説明するための中間段階図である。
図１７に説明した製造方法を説明するための中間段階図である。
図１７に説明した製造方法を説明するための中間段階図である。
図１７に説明した製造方法を説明するための中間段階図である。
図１７に説明した製造方法を説明するための中間段階図である。
図１７に説明した製造方法を説明するための中間段階図である。
図１７に説明した製造方法を説明するための中間段階図である。
図１７に説明した製造方法を説明するための中間段階図である。
図１７に説明した製造方法を説明するための中間段階図である。
図１７に説明した製造方法を説明するための中間段階図である。
本発明のいくつかの実施形態による半導体装置におけるビット線を形成する方法を説明するための中間段階図である。
本発明のいくつかの実施形態による半導体装置におけるビット線を形成する方法を説明するための中間段階図である。
本発明のいくつかの実施形態による半導体装置におけるビット線を形成する方法を説明するための中間段階図である。
本発明のいくつかの実施形態による半導体装置におけるビット線を形成する方法を説明するための中間段階図である。
本発明のいくつかの実施形態による半導体装置におけるビット線を形成する方法を説明するための中間段階図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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