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公開番号2024062910
公報種別公開特許公報(A)
公開日2024-05-10
出願番号2023004956
出願日2023-01-17
発明の名称3Dメモリデバイス及びシール構造を形成する方法
出願人旺宏電子股ふん有限公司
代理人個人,個人,個人
主分類H10B 43/40 20230101AFI20240501BHJP()
要約【課題】3D ANDフラッシュメモリなどの3Dメモリデバイス及びシール構造を形成する方法を提供する。
【解決手段】3Dメモリデバイス10は、チップアレイCAを含むチップ領域R1と、シール構造120を含むシール領域R2と、を備える。シール構造は、基板100上に配置され、チップアレイを取り囲んでいる環状スタック構造並びに環状スタック構造を貫通しており、第1、第2のダミー・チャネル・ピラー群GR1、GR2を含むダミー・チャネル・ピラー・アレイ124を備える。第1、第2のダミー・チャネル・ピラー群は、チップアレイを取り囲むように第1の方向D1と、第1の方向と交差する第2の方向D2とに配置された第1、第2のダミー・チャネル・ピラーVA1、VA2を含む。第1のダミー・チャネル・ピラーと第2のダミー・チャネル・ピラーとは、第1の方向と第2の方向とに互い違いにずらして配置されている。
【選択図】図1
特許請求の範囲【請求項１】
チップ領域と、前記チップ領域を取り囲むシール領域とを備える三次元（３Ｄ）メモリデバイスであって、前記チップ領域はチップアレイを含み、前記シール領域はシール構造を含み、当該シール構造は、
基板上に配置されており、前記チップアレイを取り囲んでいる環状スタック構造、並びに
前記環状スタック構造を貫通しているダミー・チャネル・ピラー・アレイであって、
前記チップアレイを取り囲むように第１の方向と、当該第１の方向と交差する第２の方向とに配置された、第１のダミー・チャネル・ピラーを含む第１のダミー・チャネル・ピラー群、及び
当該第１のダミー・チャネル・ピラー群を取り囲んでおり、前記チップアレイを取り囲むように前記第１の方向及び前記第２の方向に配置された、第２のダミー・チャネル・ピラーを含む第２のダミー・チャネル・ピラー群を備え、
前記第１のダミー・チャネル・ピラーと前記第２のダミー・チャネル・ピラーとは、前記第１の方向と前記第２の方向とに互い違いにずらして配置されている、ダミー・チャネル・ピラー・アレイ、
を含む、３Ｄメモリデバイス。
続きを表示（約 1,600 文字）【請求項２】
前記第１のダミー・チャネル・ピラーが、前記第１の方向及び前記第２の方向から見て、隣接する２つの前記第２のダミー・チャネル・ピラー同士の間に配置されている、請求項１に記載の３Ｄメモリデバイス。
【請求項３】
前記隣接する２つの第２のダミー・チャネル・ピラーが、前記第１の方向に第１の距離だけ互いから離隔しており、前記第１のダミー・チャネル・ピラーが、前記第１の方向に前記第１の距離だけ前記第２のダミー・チャネル・ピラーからオフセットされ、
前記隣接する２つの第２のダミー・チャネル・ピラーが、前記第２の方向に第２の距離だけ互いから離隔しており、前記第１のダミー・チャネル・ピラーが、前記第２の方向に前記第２の距離だけ前記第２のダミー・チャネル・ピラーからオフセットされている、請求項２に記載の３Ｄメモリデバイス。
【請求項４】
前記第１のダミー・チャネル・ピラーが、前記第１の方向及び前記第２の方向から見て、前記第２のダミー・チャネル・ピラーとは重なっていない、請求項１に記載の３Ｄメモリデバイス。
【請求項５】
前記環状スタック構造が、
互いから電気的に絶縁されたダミーゲート層を含むダミー・ゲート・スタック構造と、交互に積層し合って配置された第１の絶縁層及び第２の絶縁層をそれぞれ含む、第１のスタック構造及び第２のスタック構造と、を含み、
前記ダミー・ゲート・スタック構造が、前記第１のスタック構造と前記第２のスタック構造との間にある、請求項１に記載の３Ｄメモリデバイス。
【請求項６】
前記ダミー・ゲート・スタック構造が、前記基板上に配置され、前記ダミー・ゲート・スタック構造を貫通している絶縁構造を含む、請求項５に記載の３Ｄメモリデバイス。
【請求項７】
前記第１のダミー・チャネル・ピラー及び前記第２のダミー・チャネル・ピラーの各々が、環状チャネルピラー、及び当該環状チャネルピラー内の導電性ピラーを含み、当該導電性ピラーが前記基板内まで延在して、前記基板の導電層に電気的に接続されている、請求項１に記載の３Ｄメモリデバイス。
【請求項８】
前記環状スタック構造上に配置された上部導電層と、
前記上部導電層と前記環状スタック構造との間に配置され、前記導電性ピラーを対応する前記上部導電層にそれぞれ電気的に接続しているビアと、をさらに備える、請求項７に記載の３Ｄメモリデバイス。
【請求項９】
基板上にチップアレイを取り囲む環状スタック構造を形成すること、及び、
前記環状スタック構造を貫通するダミー・チャネル・ピラー・アレイを形成することを含み、当該ダミー・チャネル・ピラー・アレイは、
前記チップアレイを取り囲むように第１の方向と、当該第１の方向と交差する第２の方向とに配置された、第１のダミー・チャネル・ピラーを含む第１のダミー・チャネル・ピラー群、及び
当該第１のダミー・チャネル・ピラー群を取り囲んでおり、前記チップアレイを取り囲むように前記第１の方向及び前記第２の方向に配置された、第２のダミー・チャネル・ピラーを含む第２のダミー・チャネル・ピラー群を含み、
前記第１のダミー・チャネル・ピラーと前記第２のダミー・チャネル・ピラーとは、前記第１の方向と前記第２の方向とに互い違いにずらして配置されている、
シール構造を形成する方法。
【請求項１０】
前記第１のダミー・チャネル・ピラーが、前記第１の方向及び前記第２の方向から見て、隣接する２つの前記第２のダミー・チャネル・ピラー同士の間に形成される、請求項９に記載の方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体デバイスに関し、とりわけ三次元（３Ｄ）メモリデバイス及びシール構造を形成する方法に関する。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
不揮発性メモリは、記憶されたデータが電源オフ後に消失しないという利点を有するため、パーソナルコンピュータや他の電子機器に広く使用されている。一般に、当業界で現在使用されている３Ｄメモリは、ＮＯＲ型メモリ及びＮＡＮＤ型メモリを含む。さらに、別の型の３ＤメモリにはＡＮＤ型メモリがあり、このＡＮＤ型メモリは、高集積化され、かつ面積利用効率が高い多次元メモリアレイに適用され得、また動作速度が高速であるという利点を有する。このため、現在では３Ｄメモリの開発が徐々に時代の趨勢になりつつある。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明は、環状スタック構造を貫通しているダミー・チャネル・ピラー・アレイをシール構造が備える形態の、３Ｄメモリデバイスを提供する。ダミー・チャネル・ピラー・アレイは、第１の方向と第２の方向とに互い違いにずらして配置された、第１のダミー・チャネル・ピラー及び第２のダミー・チャネル・ピラーを含むように設計されており、その結果、外部水分及び外部応力が、チップ領域Ｒ１内のチップアレイＣＡに影響を及ぼすのが防止され得る。
【課題を解決するための手段】
【０００４】
本発明は、第１のダミー・チャネル・ピラー及び第２のダミー・チャネル・ピラーを形成するプロセスを、チップ領域内にチャネルピラーを形成するプロセスに統合することができ、その結果、プロセスステップが簡略化され得るため、製造コストが削減され得る、シール構造を形成する方法を提供する。
【０００５】
本発明の一実施形態は、チップ領域と、チップ領域を取り囲むシール領域とを備える３Ｄメモリデバイスを提供する。チップ領域はチップアレイを含み、シール領域はシール構造を含む。シール構造は、環状スタック構造及びダミー・チャネル・ピラー・アレイを備える。環状スタック構造は基板上に配置されており、チップアレイを取り囲んでいる。ダミー・チャネル・ピラー・アレイは環状スタック構造を貫通しており、第１のダミー・チャネル・ピラー群及び第２のダミー・チャネル・ピラー群を含む。第１のダミー・チャネル・ピラー群は、チップアレイを取り囲むように第１の方向と、第１の方向と交差する第２の方向とに配置された、第１のダミー・チャネル・ピラーを含む。第２のダミー・チャネル・ピラー群は第１のダミー・チャネル・ピラー群を取り囲んでおり、チップアレイを取り囲むように第１の方向及び第２の方向に配置された、第２のダミー・チャネル・ピラーを含む。第１のダミー・チャネル・ピラーと第２のダミー・チャネル・ピラーとは、第１の方向と第２の方向とに互い違いにずらして配置されている。
【０００６】
本発明の一実施形態では、第１のダミー・チャネル・ピラーは、第１の方向及び第２の方向から見て、隣接する２つの第２のダミー・チャネル・ピラー同士の間に配置されている。
【０００７】
本発明の一実施形態では、隣接する２つの第２のダミー・チャネル・ピラーは、第１の方向に第１の距離だけ互いから離隔しており、第１のダミー・チャネル・ピラーは、第１の方向に第１の距離だけ第２のダミー・チャネル・ピラーからオフセットされている一方、隣接する２つの第２のダミー・チャネル・ピラーは、第２の方向に第２の距離だけ互いから離隔しており、第１のダミー・チャネル・ピラーは、第２の方向に第２の距離だけ第２のダミー・チャネル・ピラーからオフセットされている。
【０００８】
本発明の一実施形態では、第１のダミー・チャネル・ピラーは、第１の方向及び第２の方向から見て、第２のダミー・チャネル・ピラーとは重なっていない。
【０００９】
本発明の一実施形態では、環状スタック構造は、ダミー・ゲート・スタック構造、第１のスタック構造、及び第２のスタック構造を含む。ダミー・ゲート・スタック構造は、互いから電気的に絶縁されたダミーゲート層を含む。第１のスタック構造及び第２のスタック構造の各々は、交互に積層し合って配置された第１の絶縁層及び第２の絶縁層を含む。ダミー・ゲート・スタック構造は、第１のスタック構造と第２のスタック構造との間にある。
【００１０】
本発明の一実施形態では、ダミー・ゲート・スタック構造は、基板上に配置され、ダミー・ゲート・スタック構造を貫通している絶縁構造を含む。
（【００１１】以降は省略されています）

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