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公開番号2024043973
公報種別公開特許公報(A)
公開日2024-04-02
出願番号2022149241
出願日2022-09-20
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人スズエ国際特許事務所
主分類H10B 43/27 20230101AFI20240326BHJP()
要約【課題】セル電流を向上させ且つ閾値のばらつきを抑制するとともに、消去電流の低下を抑制することが可能な半導体記憶装置を提供する。
【解決手段】実施形態に係る半導体記憶装置は、複数の上層導電層11aと、1以上の下層導電層11bとを含む複数の導電層11が、互いに離間して積層された積層体10と、積層体の下方に設けられたn型半導体領域20と、複数の上層導電層及び1以上の下層導電層を貫通してn型半導体領域に接続された半導体層31と、コア絶縁層32とを含むピラー構造30とを備える。半導体層は、複数の上層導電層で囲まれた部分を含む第1の半導体層部分31aと、1以上の下層導電層で囲まれた部分の少なくとも下部分を含み且つn型不純物を含有する第2の半導体層部分31bとを含み、コア絶縁層は、コア絶縁層部分32aと、コア絶縁層部分32bとを含み、第2の半導体層部分の厚さは、第1の半導体層部分の厚さよりも厚い。
【選択図】図2
特許請求の範囲【請求項１】
ＮＡＮＤストリングに対するワード線として機能する複数の上層導電層と、前記複数の上層導電層の下層側に設けられ且つＮＡＮＤストリングに対する選択ゲート線として機能する１以上の下層導電層とを含む複数の導電層が、第１の方向に互いに離間して積層された積層体と、
前記積層体の下方に設けられたｎ型半導体領域と、
前記積層体内を前記第１の方向に延伸するピラー構造であって、前記第１の方向に延伸し且つ前記複数の上層絶縁層及び前記１以上の下層導電層を貫通して前記ｎ型半導体領域に接続された半導体層と、前記第１の方向に延伸し且つ前記半導体層で囲まれたコア絶縁層とを含むピラー構造と、
を備える半導体記憶装置であって、
前記半導体層は、前記複数の上層導電層で囲まれた部分を含む第１の半導体層部分と、前記第１の半導体層部分の下側に位置し且つ前記１以上の下層導電層で囲まれた部分の少なくとも下部分を含み且つｎ型不純物を含有する第２の半導体層部分とを含み、
前記コア絶縁層は、前記第１の半導体層部分で囲まれた第１のコア絶縁層部分と、前記第２の半導体層部分で囲まれた第２のコア絶縁層部分とを含み、
前記第２の半導体層部分の前記第１の方向に対して垂直な方向の厚さは、前記第１の半導体層部分の前記第１の方向に対して垂直な方向の厚さよりも厚い
ことを特徴とする半導体記憶装置。
続きを表示（約 910 文字）【請求項２】
ＮＡＮＤストリングに対するワード線として機能する複数の上層導電層と、前記複数の上層導電層の下層側に設けられ且つＮＡＮＤストリングに対する選択ゲート線として機能する２以上の下層導電層とを含む複数の導電層が、第１の方向に互いに離間して積層された積層体と、
前記積層体の下方に設けられたｎ型半導体領域と、
前記積層体内を前記第１の方向に延伸するピラー構造であって、前記第１の方向に延伸し且つ前記複数の上層導電層及び前記２以上の下層導電層を貫通して前記ｎ型半導体領域に接続された半導体層を含むピラー構造と、
を備える半導体記憶装置であって、
前記２以上の下層導電層は、共通に制御される１以上の第１の下層導電層と、前記１以上の第１の下層導電層の下層側に設けられ且つ前記１以上の第１の下層導電層とは独立して共通に制御される１以上の第２の下層導電層とを含み、
前記半導体層は、前記複数の上層導電層で囲まれた部分及び前記１以上の第１の下層導電層で囲まれた部分の少なくとも上部分を含む第１の半導体層部分と、前記第１の半導体層部分の下側に位置し且つ前記１以上の第２の下層導電層で囲まれた部分の少なくとも下部分を含み且つｎ型不純物を含有する第２の半導体層部分とを含み、
前記第２の半導体層部分の前記第１の方向に対して垂直な方向の厚さは、前記第１の半導体層部分の前記第１の方向に対して垂直な方向の厚さよりも厚い
ことを特徴とする半導体記憶装置。
【請求項３】
前記ピラー構造は、前記第１の方向に延伸し且つ前記半導体層で囲まれたコア絶縁層をさらに含む
ことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記第１の半導体層部分は、前記１以上の第１の下層導電層で囲まれた部分の下部分もさらに含む
ことを特徴とする請求項２に記載の半導体記憶装置。
【請求項５】
前記第２の半導体層部分は、前記半導体層の下端まで延伸している
ことを特徴とする請求項１又は２に記載の半導体記憶装置。

発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
続きを表示（約 2,200 文字）【背景技術】
【０００２】
半導体基板上に複数のメモリセルが積層された３次元型のＮＡＮＤ型不揮発性メモリでは、セル電流を向上させ且つ閾値のばらつきを抑制するとともに、消去電流の低下を抑制することが望まれている。
【先行技術文献】
【特許文献】
【０００３】
特開２０１９－２０１０７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
セル電流を向上させ且つ閾値のばらつきを抑制するとともに、消去電流の低下を抑制することが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、ＮＡＮＤストリングに対するワード線として機能する複数の上層導電層と、前記複数の上層導電層の下層側に設けられ且つＮＡＮＤストリングに対する選択ゲート線として機能する１以上の下層導電層とを含む複数の導電層が、第１の方向に互いに離間して積層された積層体と、前記積層体の下方に設けられたｎ型半導体領域と、前記積層体内を前記第１の方向に延伸するピラー構造であって、前記第１の方向に延伸し且つ前記複数の上層絶縁層及び前記１以上の下層導電層を貫通して前記ｎ型半導体領域に接続された半導体層と、前記第１の方向に延伸し且つ前記半導体層で囲まれたコア絶縁層とを含むピラー構造と、を備える半導体記憶装置であって、前記半導体層は、前記複数の上層導電層で囲まれた部分を含む第１の半導体層部分と、前記第１の半導体層部分の下側に位置し且つ前記１以上の下層導電層で囲まれた部分の少なくとも下部分を含み且つｎ型不純物を含有する第２の半導体層部分とを含み、前記コア絶縁層は、前記第１の半導体層部分で囲まれた第１のコア絶縁層部分と、前記第２の半導体層部分で囲まれた第２のコア絶縁層部分とを含み、前記第２の半導体層部分の前記第１の方向に対して垂直な方向の厚さは、前記第１の半導体層部分の前記第１の方向に対して垂直な方向の厚さよりも厚い。
【図面の簡単な説明】
【０００６】
実施形態に係る半導体記憶装置の基本的な構成の平面パターンを模式的に示した図である。
実施形態に係る半導体記憶装置の基本的な構成を模式的に示した断面図である。
実施形態に係る半導体記憶装置のピラー構造の詳細な構成を模式的に示した断面図である。
実施形態に係る半導体記憶装置のピラー構造の詳細な構成を模式的に示した断面図である。
実施形態に係る半導体記憶装置のピラー構造の詳細な構成を模式的に示した断面図である。
実施形態に係る半導体記憶装置のピラー構造の詳細な構成を模式的に示した断面図である。
半導体記憶装置の半導体層の厚さとＧＩＤＬホール電流との関係を示した模式図である。
実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態を説明する。
【０００８】
図１は、実施形態に係る半導体記憶装置（３次元型のＮＡＮＤ型不揮発性半導体記憶装置）の基本的な構成の平面パターンを模式的に示した図である。図２は、実施形態に係る半導体記憶装置の基本的な構成を模式的に示した断面図である。図１のＡ－Ａ線に沿った断面が図２に対応している。なお、各図に示したＸ方向、Ｙ方向及びＺ方向は、互いに交差する方向である。具体的には、Ｘ方向、Ｙ方向及びＺ方向は、互いに直交している。
【０００９】
図１及び図２に示すように、本実施形態に係る半導体記憶装置は、積層体１０、ｎ型半導体領域２０、複数のピラー構造３０及び複数の区画構造４０を含んでいる。
【００１０】
積層体１０は、半導体基板（図示せず）等を含む下部構造（図示せず）上に設けられており、複数の導電層１１と複数の絶縁層１２とがＺ方向に交互に積層された構造を有している。すなわち、複数の導電層１１がＺ方向に互いに離間して積層され、複数の絶縁層１２によって複数の導電層１１が電気的に絶縁されている。
（【００１１】以降は省略されています）

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