特許ウォッチ

公開番号2024046447
公報種別公開特許公報(A)
公開日2024-04-03
出願番号2022151846
出願日2022-09-22
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人イトーシン国際特許事務所
主分類H10B 43/27 20230101AFI20240327BHJP()
要約【課題】使用されていない導電層を有効に活用することができる半導体記憶装置を提供する。
【解決手段】本実施形態の半導体記憶装置は、複数の導電層および複数の絶縁層と、第1コンタクトプラグと、第2コンタクトプラグと、を有する。複数の導電層および複数の絶縁層は、第1方向に交互に積層される。第1コンタクトプラグは、複数の導電層に含まれる第1導電層に接し、第1方向に延びる。第2コンタクトプラグは、複数の導電層のうちの第1導電層の直上の導電層である第2導電層に対して接し、第1導電層を貫通して第1方向に延びる。第2コンタクトプラグは、第2導電体層と、第2導電体層と第1導電層との間に設けられ、第2導電体層と第1導電層とを絶縁する絶縁層とを含む。
【選択図】図5
特許請求の範囲【請求項１】
第１方向（Ｚ方向）に交互に積層された複数の導電層および複数の絶縁層と、
前記複数の導電層に含まれる第１導電層に接し、前記第１方向に延びる第１コンタクトプラグと、
前記複数の導電層のうちの前記第１導電層の直上の導電層である第２導電層に対して接し、前記第１導電層を貫通して前記第１方向に延びる第２コンタクトプラグと、
を有し、
前記第２コンタクトプラグは、第２導電体層と、前記第２導電体層と前記第１導電層との間に設けられ、前記第２導電体層と前記第１導電層とを絶縁する絶縁層とを含む半導体記憶装置。
続きを表示（約 910 文字）【請求項２】
前記第１コンタクトプラグは、第１導電体層と、前記第１導電体層の外側に配置された絶縁層とにより形成される請求項１に記載の半導体記憶装置。
【請求項３】
前記第１導電層と前記第２導電層は、容量素子として機能する請求項１に記載の半導体記憶装置。
【請求項４】
前記複数の導電層に対して階段状に接するように形成された複数の第３コンタクトプラグを有する請求項１に記載の半導体記憶装置。
【請求項５】
前記第１コンタクトプラグ、前記第２コンタクトプラグ及び前記複数の第３コンタクトプラグの高さは同じである請求項４に記載の半導体記憶装置。
【請求項６】
少なくとも１つ以上のプレーンを有し、
前記第１コンタクトプラグは、前記プレーンを電気的に分離する絶縁層の外側に形成された前記第１導電層に接し、
前記第２コンタクトプラグは、前記プレーンを電気的に分離する絶縁層の外側に形成された前記第２導電層に接する請求項１に記載の半導体記憶装置。
【請求項７】
前記第１コンタクトプラグ及び前記第２コンタクトプラグは、前記プレーンを電気的に分離する絶縁層の外側と前記半導体記憶装置の外周との間に形成される請求項６に記載の半導体記憶装置。
【請求項８】
前記プレーンを電気的に分離する絶縁層は、第２方向（Ｘ方向）に延伸する第１絶縁層と、前記第２方向に直交する第３方向（Ｙ方向）に延伸する第２絶縁層と、を有し、
前記第２絶縁層の端部から前記第２方向に延伸する複数の第３絶縁層を更に有し、
前記第１コンタクトプラグ及び前記第２コンタクトプラグは、前記第２絶縁層と前記半導体記憶装置の外周と複数の第３絶縁層とに囲まれた複数の領域にそれぞれ形成される請求項６に記載の半導体記憶装置。
【請求項９】
前記第１コンタクトプラグ及び前記第２コンタクトプラグは、前記半導体記憶装置が前記プレーンを２つ以上有する際に、前記２つ以上のプレーン間のいずれか１つの領域に形成される請求項６に記載の半導体記憶装置。

発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
半導体記憶装置の一種として、３次元のフラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
米国特許第９３３７２０７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態は、使用されていない導電層を有効に活用することができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本実施形態の半導体記憶装置は、複数の導電層および複数の絶縁層と、第１コンタクトプラグと、第２コンタクトプラグと、を有する。複数の導電層および複数の絶縁層は、第１方向に交互に積層される。第１コンタクトプラグは、複数の導電層に含まれる第１導電層に接し、第１方向に延びる。第２コンタクトプラグは、複数の導電層のうちの第１導電層の直上の導電層である第２導電層に対して接し、第１導電層を貫通して第１方向に延びる。第２コンタクトプラグは、第２導電体層と、第２導電体層と第１導電層との間に設けられ、第２導電体層と第１導電層とを絶縁する絶縁層とを含む。
【図面の簡単な説明】
【０００６】
一実施形態の半導体記憶装置の構造を示す断面図である。
一実施形態の半導体記憶装置の構造の他の例を示す断面図である。
コンタクトプラグＣＣと導電層ＷＬ'の接続関係を示す図である。
本実施形態のアレイチップの一例を平面図である。
図２の一部の部分Ａ１を拡大して示した説明図である。
図３の一部の部分Ａ２を拡大して示した説明図である。
メモリピラーＭＰのＺ方向に垂直な平面での断面図である。
図４のＩＶ－ＩＶ線に沿った断面図である。
本実施形態のコンタクトプラグＣＣの製造工程の一例を示す断面図である。
本実施形態のコンタクトプラグＣＣの製造工程の一例を示す断面図である。
本実施形態のコンタクトプラグＣＣの製造工程の一例を示す断面図である。
本実施形態のコンタクトプラグＣＣの製造工程の一例を示す断面図である。
本実施形態のコンタクトプラグＣＣの製造工程の一例を示す断面図である。
本実施形態のコンタクトプラグＣＣの製造工程の一例を示す断面図である。
変形例１に係るプレーンＰＢ３の端部を拡大した拡大図である。
図７の一部の部分Ａ３の積層構造の一例を示す斜視図である。
変形例２に係るアレイチップの一例を平面図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態を説明する。
【０００８】
図１は、一実施形態の半導体記憶装置の構造を示す断面図である。図１の半導体記憶装置は、アレイチップ１と回路チップ２が貼り合わされた３次元メモリである。より具体的には、例えば、半導体記憶装置は、３次元フラッシュメモリである。なお、アレイチップ１は、１つの積層体へのメモリホール加工を１回で行う構造であるが、それに限られない。例えば、メモリホール加工を上下２つの積層体毎に分けて行う構造、従って、例えば、上下のメモリホールを接続する接続部を有する構造、あるいは、メモリホール加工を上中下の３つの積層体毎に分けて行う構造などであってもよい。
【０００９】
アレイチップ１は、複数のメモリセルを含むメモリセルアレイ１１と、メモリセルアレイ１１上の絶縁膜１２と、メモリセルアレイ１１下の層間絶縁膜１３とを備える。絶縁膜１２は例えば、シリコン酸化膜またはシリコン窒化膜である。層間絶縁膜１３は例えば、シリコン酸化膜、またはシリコン酸化膜とその他の絶縁膜とを含む積層膜である。
【００１０】
回路チップ２は、アレイチップ１下に設けられる。符号Ｓは、アレイチップ１と回路チップ２との貼合面を示す。回路チップ２は、層間絶縁膜１４と、層間絶縁膜１４下の基板１５とを備える。層間絶縁膜１４は例えば、シリコン酸化膜、またはシリコン酸化膜とその他の絶縁膜とを含む積層膜である。基板１５は例えば、シリコン基板などの半導体基板である。
（【００１１】以降は省略されています）

関連特許