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公開番号2024058630
公報種別公開特許公報(A)
公開日2024-04-25
出願番号2023175972
出願日2023-10-11
発明の名称集積回路素子
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人個人,個人,個人
主分類H10B 12/00 20230101AFI20240418BHJP()
要約【課題】集積回路素子を提供する。
【解決手段】集積回路素子は、複数の活性領域を有する基板と、基板内に埋め込まれ、複数の活性領域を横切り、第1水平方向に長く延長される複数のワードライン;基板上において、第1水平方向に垂直である第2水平方向に長く延長された複数のビットライン;基板上において、複数のビットラインより垂直方向に低いレベルに配され、複数の活性領域に接する複数の導電性拡張パッド、及び複数のビットラインそれぞれの間において、複数の導電性拡張パッドに連結され、垂直方向に延長される複数の導電性コンタクトプラグを含む複数の導電性垂直構造物;及び複数のビットラインそれぞれの間において、複数の導電性垂直構造物を互いに離隔させ、複数の導電性垂直構造物に接し、平坦に延長される側壁を有する複数の分離フェンス;を含む。
【選択図】図2B
特許請求の範囲【請求項１】
複数の活性領域を有する基板と、
前記基板内に埋め込まれ、前記複数の活性領域を横切り、第１水平方向に長く延長される複数のワードラインと、
前記基板上において、前記第１水平方向に垂直である第２水平方向に長く延長された複数のビットラインと、
前記基板上において、前記複数のビットラインより垂直方向に低いレベルに配され、前記複数の活性領域に接する複数の導電性拡張パッド、及び前記複数のビットラインそれぞれの間において、前記複数の導電性拡張パッドに連結され、前記垂直方向に延長される複数の導電性コンタクトプラグを含む複数の導電性垂直構造物と、
前記複数のビットラインそれぞれの間において、前記複数の導電性垂直構造物を互いに離隔させ、前記複数の導電性垂直構造物に接し、平坦に延長される側壁を有する複数の分離フェンスと、を含む、
集積回路素子。
続きを表示（約 1,200 文字）【請求項２】
前記複数の分離フェンスの下面は、前記垂直方向に、前記複数の導電性拡張パッドの下面より低いレベルに位置することを特徴とする請求項１に記載の集積回路素子。
【請求項３】
前記複数の分離フェンスは、それぞれ前記複数の導電性拡張パッドのうち一つに対面する第１部分と、前記複数の導電性コンタクトプラグのうち一つに対面する第２部分と、を含み、
前記第１部分及び前記第２部分は、一体になることを特徴とする請求項１に記載の集積回路素子。
【請求項４】
前記複数の分離フェンスは、それぞれ前記基板に垂直である単一の中心軸を有することを特徴とする請求項１に記載の集積回路素子。
【請求項５】
前記複数の導電性拡張パッドの下面は、前記垂直方向に、前記基板の上面と同一レベルに位置することを特徴とする請求項１に記載の集積回路素子。
【請求項６】
前記複数の導電性拡張パッドは、それぞれ前記垂直方向に、前記基板の上面を部分的に貫通することを特徴とする請求項１に記載の集積回路素子。
【請求項７】
前記複数の分離フェンスは、前記複数のワードラインと、前記垂直方向に、少なくとも部分的に重畳されることを特徴とする請求項１に記載の集積回路素子。
【請求項８】
複数の活性領域を有する基板と、
前記基板内に埋め込まれ、前記複数の活性領域を横切り、第１水平方向に長く延長される複数のワードラインと、
前記基板上に配され、前記複数の活性領域に連結される複数の導電性拡張パッドと、
前記複数の導電性拡張パッド間に配される複数のパッド分離構造物と、
前記複数の活性領域に連結される複数のダイレクトコンタクトと、
前記複数のダイレクトコンタクトと、前記複数のパッド分離構造物との上で、前記第１水平方向に垂直である第２水平方向に延長され、前記複数のダイレクトコンタクトに連結される複数のビットラインと、
前記複数の導電性拡張パッド上において、垂直方向に延長され、前記導電性拡張パッドに連結される複数の導電性プラグと、
前記複数の導電性拡張パッド、及び前記複数の導電性プラグを一体の構造として共に貫通し、平坦に延長される側壁を有する複数の分離フェンスと、を含む、集積回路素子。
【請求項９】
前記複数の導電性拡張パッドの下面は、前記垂直方向に、前記基板の上面より低いレベルに位置し、前記ダイレクトコンタクトの下面より高いレベルに位置することを特徴とする請求項８に記載の集積回路素子。
【請求項１０】
前記複数の分離フェンスは、前記複数のワードラインと、前記垂直方向に、少なくとも部分的に重畳されることを特徴とする請求項８に記載の集積回路素子。

発明の詳細な説明【技術分野】
【０００１】
本発明は、集積回路素子に係り、特に、埋め込まれたワードラインを有する集積回路素子及びその製造方法に関する。
続きを表示（約 4,600 文字）【背景技術】
【０００２】
集積回路素子の集積度が増大するにつれ、導電ラインのピッチが低減される。隣接した導電領域間の信頼性ある電気的接続を確保するための技術が必要である。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明の技術的思想がなそうとする技術的課題は、ダウンスケーリングによって縮小された面積の素子領域を有する集積回路素子において、隣接した導電領域間の信頼性ある電気的接続を確保することができる構造を有する集積回路素子を提供することである。
【０００４】
本発明の技術的思想がなそうとする技術的課題は、ダウンスケーリングによって縮小された面積の素子領域を有する集積回路素子において、隣接した導電領域間の信頼性ある電気的接続を確保することができる構造を有する集積回路素子の製造方法を提供することである。
【課題を解決するための手段】
【０００５】
前述の技術的課題を解決するための一部実施形態によれば、集積回路素子が提供される。前記集積回路素子は、複数の活性領域を有する基板；前記基板内に埋め込まれ、前記複数の活性領域を横切り、第１水平方向に長く延長される複数のワードライン；前記基板上において、前記第１水平方向に垂直である第２水平方向に長く延長された複数のビットライン；前記基板上において、前記複数のビットラインより垂直方向に低いレベルに配され、前記複数の活性領域に接する複数の導電性拡張パッド（conductive expanded pad）、及び前記複数のビットラインそれぞれの間において、前記複数の導電性拡張パッドに連結され、前記垂直方向に延長される複数の導電性コンタクトプラグを含む複数の導電性垂直構造物；並びに前記複数のビットラインそれぞれの間において、前記複数の導電性垂直構造物を互いに離隔させ、前記複数の導電性垂直構造物に接し、平坦に延長される側壁を有する複数の分離フェンス；を含む。
【０００６】
前述の技術的課題を解決するための一部実施形態によれば、集積回路素子が提供される。前記集積回路素子は、複数の活性領域を有する基板；前記基板内に埋め込まれ、前記複数の活性領域を横切り、第１水平方向に長く延長される複数のワードライン；前記基板上に配されて、前記複数の活性領域に連結される複数の導電性拡張パッド；前記複数の導電性拡張パッド間に配される複数のパッド分離構造物；前記複数の活性領域に連結される複数のダイレクトコンタクト；前記複数のダイレクトコンタクトと、前記複数のパッド分離構造物との上で、前記第１水平方向に垂直である第２水平方向に延長され、前記複数のダイレクトコンタクトに連結される複数のビットライン；前記複数の導電性拡張パッド上から垂直方向に延長され、前記導電性拡張パッドに連結される複数の導電性プラグ；並びに前記複数の導電性拡張パッド、及び前記複数の導電性プラグを一体の構造として共に貫通し、平坦に延長される側壁を有する複数の分離フェンス；を含む。
【０００７】
前述の技術的課題を解決するための一部実施形態によれば、集積回路素子が提供される。前記集積回路素子は、互いに離隔された複数の活性領域を有する基板；前記基板内に埋め込まれ、前記複数の活性領域を横切り、第１水平方向に長く延長される複数のワードライン；前記基板上において、第１水平方向に離隔され、前記第１水平方向に交差する第２水平方向に沿って長く延長された複数のビットラインと、前記複数のビットラインの両側壁を覆う複数のスペーサ構造物を含む複数のビットライン構造物；前記複数の活性領域と、前記複数のビットラインとを連結する複数のダイレクトコンタクト；前記複数のビットライン構造物下において、複数のダイレクトコンタクトを挟み、第２水平方向に互いに離隔される複数のパッド分離構造物；前記複数のビットライン構造物の間において、前記複数のパッド分離構造物を挟み、前記第１水平方向に互いに離隔される複数の導電性拡張パッド、及び前記複数の導電性拡張パッドに接し、垂直方向に延長される複数の導電性コンタクトプラグを含む複数の導電性垂直構造物；並びに前記第２水平方向に沿って配列され、前記複数の導電性垂直構造物間に配され、側面が前記複数の導電性拡張パッドと、前記導電性コンタクトプラグとの界面と接触する部分において、平坦に延長される複数の分離フェンス；を含む。
【発明の効果】
【０００８】
本発明の技術的思想による集積回路素子は、導電性プラグ及び導電性拡張パッドを共に貫通する分離フェンスを含み、ダウンスケーリングによって縮小された面積の素子領域を有する集積回路素子において、隣接した導電領域間の信頼性ある電気的接続を確保することができる。
【図面の簡単な説明】
【０００９】
本発明の技術的思想による実施形態による集積回路素子のメモリセルアレイ領域の一部構成について説明するための概略的な平面レイアウトである。
本発明の技術的思想による実施形態による集積回路素子について説明するための図であり、図１のＸ１－Ｘ１’線断面及びＸ２－Ｘ２’線断面の一部構成の断面図である。
本発明の技術的思想による実施形態による集積回路素子について説明するための図であり、図１のＹ１－Ｙ１’線断面及びＹ２－Ｙ２’線断面の一部構成の断面図である。
図２Ｂの「ＥＸ１」と表された部分の拡大図である。
従来技術による集積回路素子の、図３のＥＸ１と表された部分に対応する部分の拡大図である。
従来技術による集積回路素子の、図３のＥＸ１と表された部分に対応する部分の拡大図である。
他の一部実施形態による集積回路素子について説明するための図面であり、図１のＸ１－Ｘ１’線断面及びＸ２－Ｘ２’線断面に対応する一部構成の断面図である。
他の一部実施形態による集積回路素子について説明するための図面であり、図１のＹ１－Ｙ１’線断面及びＹ２－Ｙ２’線断面に対応する一部構成の断面図である。
本発明の技術的思想による実施形態による集積回路素子の製造方法について説明するために、工程順序によって図示された図であり、集積回路素子のメモリセルアレイ領域の一部構成を示した概略的な平面レイアウトである。
本発明の技術的思想による実施形態による集積回路素子の製造方法について説明するために、工程順序によって図示された図であり、図１のＸ１－Ｘ１’線断面及びＸ２－Ｘ２’線断面に対応する一部構成の断面図である。
本発明の技術的思想による実施形態による集積回路素子の製造方法について説明するために、工程順序によって図示された図であり、図１のＹ１－Ｙ１’線断面及びＹ２－Ｙ２’線断面に対応する一部構成の断面図である。
本発明の技術的思想による実施形態による集積回路素子の製造方法について説明するために、工程順序によって図示された図であり、集積回路素子のメモリセルアレイ領域の一部構成を示した概略的な平面レイアウトである。
本発明の技術的思想による実施形態による集積回路素子の製造方法について説明するために、工程順序によって図示された図であり、図１のＸ１－Ｘ１’線断面及びＸ２－Ｘ２’線断面に対応する一部構成の断面図である。
本発明の技術的思想による実施形態による集積回路素子の製造方法について説明するために、工程順序によって図示された図であり、図１のＹ１－Ｙ１’線断面及びＹ２－Ｙ２’線断面に対応する一部構成の断面図である。
本発明の技術的思想による実施形態による集積回路素子の製造方法について説明するために、工程順序によって図示された図であり、図１のＸ１－Ｘ１’線断面及びＸ２－Ｘ２’線断面に対応する一部構成の断面図である。
本発明の技術的思想による実施形態による集積回路素子の製造方法について説明するために、工程順序によって図示された図であり、図１のＹ１－Ｙ１’線断面及びＹ２－Ｙ２’線断面に対応する一部構成の断面図である。
本発明の技術的思想による実施形態による集積回路素子の製造方法について説明するために、工程順序によって図示された図であり、図１のＸ１－Ｘ１’線断面及びＸ２－Ｘ２’線断面に対応する一部構成の断面図である。
本発明の技術的思想による実施形態による集積回路素子の製造方法について説明するために、工程順序によって図示された図であり、図１のＹ１－Ｙ１’線断面及びＹ２－Ｙ２’線断面に対応する一部構成の断面図である。
本発明の技術的思想による実施形態による集積回路素子の製造方法について説明するために、工程順序によって図示された図であり、図１のＸ１－Ｘ１’線断面及びＸ２－Ｘ２’線断面に対応する一部構成の断面図である。
本発明の技術的思想による実施形態による集積回路素子の製造方法について説明するために、工程順序によって図示された図であり、図１のＹ１－Ｙ１’線断面及びＹ２－Ｙ２’線断面に対応する一部構成の断面図である。
本発明の技術的思想による実施形態による集積回路素子の製造方法について説明するために、工程順序によって図示された図であり、集積回路素子のメモリセルアレイ領域の一部構成を示した概略的な平面レイアウトである。
本発明の技術的思想による実施形態による集積回路素子の製造方法について説明するために、工程順序によって図示された図であり、図１のＸ１－Ｘ１’線断面及びＸ２－Ｘ２’線断面に対応する一部構成の断面図である。
本発明の技術的思想による実施形態による集積回路素子の製造方法について説明するために、工程順序によって図示された図であり、図１のＹ１－Ｙ１’線断面及びＹ２－Ｙ２’線断面に対応する一部構成の断面図る。
本発明の技術的思想による実施形態による集積回路素子の製造方法について説明するために、工程順序によって図示された図であり、集積回路素子のメモリセルアレイ領域の一部構成を示した概略的な平面レイアウトである。
本発明の技術的思想による実施形態による集積回路素子の製造方法について説明するために、工程順序によって図示された図であり、図１のＸ１－Ｘ１’線断面及びＸ２－Ｘ２’線断面に対応する一部構成の断面図である。
本発明の技術的思想による実施形態による集積回路素子の製造方法について説明するために、工程順序によって図示された図であり、図１のＹ１－Ｙ１’線断面及びＹ２－Ｙ２’線断面に対応する一部構成の断面図である。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照し、本発明の実施形態について詳細に説明する。図面上の同一構成要素については、同一参照符号を使用し、それらに係わる重複説明は、省略する。
図１は、本発明の技術的思想による実施形態による集積回路素子１００のメモリセルアレイ領域の一部構成について説明するための概略的な平面レイアウトである。
（【００１１】以降は省略されています）

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