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公開番号2024045872
公報種別公開特許公報(A)
公開日2024-04-03
出願番号2022150935
出願日2022-09-22
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人きさらぎ国際特許事務所
主分類H10B 43/50 20230101AFI20240327BHJP()
要約【課題】好適に製造可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のメモリフィンガー構造と、カーフ領域と、を備える。複数のメモリフィンガー構造は、積層方向(Z)に積層された複数の導電層(110)を含む第1積層体(SS_MCL)と、複数の導電層に対向する複数の半導体柱と、を備える。カーフ領域は、複数の導電層の少なくとも一部に対応して積層方向に積層された複数の層(150)を含む第2積層体(SS_KL)を備える。カーフ領域中の第1領域は、複数のメモリフィンガー構造の一部と第1方向(X)に並び、第2積層体の一部を含む。カーフ領域中の第2領域は、複数のメモリフィンガー構造の他の一部と第1方向に並び、第2積層体を含まない。カーフ領域中の第3領域(R_SW)は、カーフ領域の第1方向のメモリプレーン領域側の端部に沿って第2方向(Y)に延伸し、第2積層体の他の一部を含む。
【選択図】図10
特許請求の範囲【請求項１】
第１方向に延伸し、前記第１方向と交差する第２方向に並ぶ複数のメモリフィンガー構造を含む第１メモリプレーン領域と、
前記第１方向に前記第１メモリプレーン領域と並び、前記第２方向に延伸するカーフ領域と
を備え、
前記複数のメモリフィンガー構造は、
前記第１方向及び前記第２方向と交差する積層方向に積層された複数の第１導電層を含む第１積層体と、
前記積層方向に延伸し、前記複数の第１導電層に対向する複数の半導体柱と、
前記複数の第１導電層と前記複数の半導体柱との間に設けられた複数の電荷蓄積膜と、
前記複数の第１導電層の前記第１方向の前記カーフ領域側の端部に設けられた複数の第１テラス部と
を備え、
前記カーフ領域は、前記複数の第１導電層の少なくとも一部に対応して前記積層方向に積層された複数の第１の層を含み、前記第１積層体と前記第１方向に離間する第２積層体を備え、
前記カーフ領域中の第１領域は、前記複数のメモリフィンガー構造の一部と前記第１方向に並び、前記第２積層体の一部を含み、
前記カーフ領域中の第２領域は、前記複数のメモリフィンガー構造の他の一部と前記第１方向に並び、前記カーフ領域中の前記第１領域と前記第２方向に並び、前記第２積層体を含まず、
前記カーフ領域中の第３領域は、前記カーフ領域の前記第１方向の前記第１メモリプレーン領域側の端部に沿って前記第２方向に延伸し、前記第１領域及び前記第２領域と前記第１方向に並び、前記第２積層体の他の一部を含む
半導体記憶装置。
続きを表示（約 1,100 文字）【請求項２】
前記第３領域は、前記第２方向に並ぶ複数のメモリフィンガー構造の、前記第２方向の一端から他端までに沿って、前記第２方向に延伸する
請求項１記載の半導体記憶装置。
【請求項３】
前記複数のメモリフィンガー構造に含まれる前記第１積層体と、前記カーフ領域中の第３領域に含まれる前記第２積層体の前記他の一部と、の間の前記第１方向の距離は、前記複数のメモリフィンガー構造の、前記第２方向の前記一端から前記他端にかけて、略一定である
請求項２記載の半導体記憶装置。
【請求項４】
前記第１メモリプレーン領域に対して前記第１方向の前記カーフ領域と反対側に設けられ、前記第１メモリプレーン領域と前記第１方向に隣り合う第２メモリプレーン領域と、
前記第１メモリプレーン領域及び前記第２メモリプレーン領域の間に設けられ、前記複数の第１導電層の少なくとも一部に対応して前記積層方向に積層された複数の第３の層を含む第３積層体と
を更に備え、
前記複数のメモリフィンガー構造は、前記複数の第１導電層の前記第１方向の前記第３積層体側の端部に設けられた複数の第２テラス部を更に備え、
前記第３積層体の前記第１方向の長さは、前記第１積層体の前記第１方向の長さよりも小さい
請求項１記載の半導体記憶装置。
【請求項５】
第１方向に隣り合う２つのメモリプレーン領域と、
前記２つのメモリプレーン領域の間に設けられた積層体と
を備え、
前記２つのメモリプレーン領域は、前記第１方向に延伸し、前記第１方向と交差する第２方向に並ぶ複数のメモリフィンガー構造を含み、
前記複数のメモリフィンガー構造は、
前記第１方向及び前記第２方向と交差する積層方向に積層された複数の第１導電層と、
前記積層方向に延伸し、前記複数の第１導電層に対向する複数の半導体柱と、
前記複数の第１導電層と前記複数の半導体柱との間に設けられた複数の電荷蓄積膜と、
前記複数の第１導電層の前記第１方向の前記積層体側の端部に設けられた複数のテラス部と
を備え、
前記積層体は、前記複数の第１導電層の少なくとも一部に対応して前記積層方向に積層された複数の層を含み、
前記積層体の前記第１方向の長さは、前記２つのメモリプレーン領域のそれぞれでの前記複数のメモリフィンガー構造の前記第１方向の長さよりも小さく、
前記積層体は、前記第２方向に並ぶ複数のメモリフィンガー構造の、前記第２方向の一端から他端までに沿って、前記第２方向に延伸する
半導体記憶装置。

発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
続きを表示（約 4,200 文字）【背景技術】
【０００２】
積層方向に積層された複数の導電層を含む第１積層体と、積層方向に延伸し、複数の第１導電層に対向する複数の半導体柱と、複数の第１導電層と複数の半導体柱との間に設けられた複数の電荷蓄積膜と、を備える半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２０１６／０２６８１６６号明細書
米国特許出願公開第２０１７／００７７１１３号明細書
米国特許出願公開第２０２２／０２０８７８２号明細書
米国特許出願公開第２０１９／０２２１５７３号明細書
米国特許出願公開第２０１９／０３７１８１１号明細書
米国特許出願公開第２０２２／００８４９３８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
好適に製造可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態に係る半導体記憶装置は、第１方向に延伸し、第１方向と交差する第２方向に並ぶ複数のメモリフィンガー構造を含む第１メモリプレーン領域と、第１方向に第１メモリプレーン領域と並び、第２方向に延伸するカーフ領域と、を備える。複数のメモリフィンガー構造は、第１方向及び第２方向と交差する積層方向に積層された複数の第１導電層を含む第１積層体と、積層方向に延伸し、複数の第１導電層に対向する複数の半導体柱と、複数の第１導電層と複数の半導体柱との間に設けられた複数の電荷蓄積膜と、複数の第１導電層の第１方向のカーフ領域側の端部に設けられた複数の第１テラス部と、を備える。カーフ領域は、複数の第１導電層の少なくとも一部に対応して積層方向に積層された複数の第１の層を含み、第１積層体と第１方向に離間する第２積層体を備える。カーフ領域中の第１領域は、複数のメモリフィンガー構造の一部と第１方向に並び、第２積層体の一部を含む。カーフ領域中の第２領域は、複数のメモリフィンガー構造の他の一部と第１方向に並び、カーフ領域中の第１領域と第２方向に並び、第２積層体を含まない。カーフ領域中の第３領域は、カーフ領域の第１方向の第１メモリプレーン領域側の端部に沿って第２方向に延伸し、第１領域及び第２領域と第１方向に並び、第２積層体の他の一部を含む。
【図面の簡単な説明】
【０００６】
メモリダイＭＤの構成を示す模式的な平面図である。
メモリダイＭＤの一部の構成を示す模式的な断面図である。
メモリダイＭＤの一部の構成を示す模式的な断面図である。
メモリダイＭＤの一部の構成を示す模式的な断面図である。
メモリセル領域Ｒ
ＭＣ
の一部の構成を示す模式的な断面図である。
メモリセル領域Ｒ
ＭＣ
の一部の構成を示す模式的な断面図である。
フックアップ領域Ｒ
ＨＵ
の一部の構成を示す模式的な断面図である。
フィンガー間構造ＳＴの一部の構成を示す模式的な断面図である。
エッジ領域Ｒ
Ｅ
の一部の構成を示す模式的な断面図である。
エッジ領域Ｒ
Ｅ
の一部の構成を示す模式的な断面図である。
メモリウェハＭＷの一部の構成を示す模式的な平面図である。
メモリウェハＭＷの一部の構成を示す模式的な断面図である。
積層体領域Ｒ
ＳＳ
中の構成を例示する模式的な断面図である。
積層体領域Ｒ
ＳＳ
中の構成を例示する模式的な断面図である。
メモリウェハＭＷの一部の構成を示す模式的な断面図である。
非積層体領域Ｒ
ＳＮ
中の構成を例示する模式的な断面図である。
非積層体領域Ｒ
ＳＮ
中の構成を例示する模式的な断面図である。
メモリダイＭＤの製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
メモリウェハＭＷ´の構成を示す模式的な平面図である。
メモリウェハＭＷ´の製造方法について説明するための模式的な断面図である。
メモリウェハＭＷ´の製造方法の一部について説明するための模式的な平面図である。
メモリウェハＭＷの製造方法の一部について説明するための模式的な平面図である。
メモリダイＭＤ２の構成を示す模式的な平面図である。
メモリダイＭＤ２の一部の構成を示す模式的な断面図である。
メモリダイＭＤ２の一部の構成を示す模式的な断面図である。
メモリダイＭＤの製造工程について説明するための模式的な断面図である。
メモリダイＭＤの製造工程について説明するための模式的な断面図である。
メモリダイＭＤ２の製造工程について説明するための模式的な断面図である。
メモリダイＭＤ２の製造方法の一部について説明するための模式的な平面図である。
他の実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
他の実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
他の実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
他の実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
他の実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
【発明を実施するための形態】
【０００７】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
【０００８】
また、本明細書において「半導体記憶装置」と言った場合には、ダイシング後のメモリダイを意味する事もあるし、ダイシング前のメモリウェハを意味することもある。また、前者の場合、パッケージ後のメモリダイを意味することもあるし、パッケージ前のメモリダイを意味することもある。また、後者の場合、メモリウェハは、周辺回路を含んでいても良いし、含んでいなくても良い。
【０００９】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
【００１０】
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
（【００１１】以降は省略されています）

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