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公開番号2024042472
公報種別公開特許公報(A)
公開日2024-03-28
出願番号2022147219
出願日2022-09-15
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人個人,個人,個人
主分類H10B 41/27 20230101AFI20240321BHJP()
要約【課題】動作が安定する半導体記憶装置を提供する。
【解決手段】実施形態の半導体記憶装置は、基板と、基板の表面に交差する第1の方向に延びる第1のゲート電極層と、第1の方向に延びる第2のゲート電極層と、第1のゲート電極層と第2のゲート電極層との間に設けられ、基板の表面に沿う第2の方向に延びる第1の半導体層と、第1の半導体層と第2のゲート電極層との間に設けられ、第1の半導体層と離隔し、第2の方向に延びる第2の半導体層と、第1のゲート電極層と第2のゲート電極層との間に設けられ、第1の半導体層に対して第1の方向に設けられ、第2の方向に延び、空隙によって第1の半導体層と分離された第3の半導体層と、第1のゲート電極層と第1の半導体層との間の第1の電荷蓄積層と、第2のゲート電極層と第2の半導体層との間の第2の電荷蓄積層と、第1のゲート電極層と第3の半導体層との間の第3の電荷蓄積層と、を備える。
【選択図】図1
特許請求の範囲【請求項１】
基板と、
前記基板の表面に交差する第１の方向に延びる第１のゲート電極層と、
前記第１の方向に延びる第２のゲート電極層と、
前記第１のゲート電極層と前記第２のゲート電極層との間に設けられ、前記表面に沿う第２の方向に延びる第１の半導体層と、
前記第１の半導体層と前記第２のゲート電極層との間に設けられ、前記第１の半導体層と離隔し、前記第２の方向に延びる第２の半導体層と、
前記第１のゲート電極層と前記第２のゲート電極層との間に設けられ、前記第１の半導体層に対して前記第１の方向に設けられ、前記第２の方向に延び、空隙によって前記第１の半導体層と分離された第３の半導体層と、
前記第１のゲート電極層と前記第１の半導体層との間に設けられた第１の電荷蓄積層と、
前記第２のゲート電極層と前記第２の半導体層との間に設けられた第２の電荷蓄積層と、
前記第１のゲート電極層と前記第３の半導体層との間に設けられた第３の電荷蓄積層と、
を備える半導体記憶装置。
続きを表示（約 1,600 文字）【請求項２】
前記第１の電荷蓄積層と前記第３の電荷蓄積層は空隙によって分離される請求項１記載の半導体記憶装置。
【請求項３】
前記第１のゲート電極層と前記第２のゲート電極層は空隙によって分離される請求項１記載の半導体記憶装置。
【請求項４】
前記第３の半導体層と前記第２のゲート電極層との間に設けられ、前記第３の半導体層と離隔し、前記第２の方向に延び、空隙によって前記第２の半導体層と分離された第４の半導体層と、
前記第２のゲート電極層と前記第４の半導体層との間に設けられた第４の電荷蓄積層と、
を、更に備える請求項１記載の半導体記憶装置。
【請求項５】
前記第１の方向に延び、前記第１のゲート電極層に対し前記第２の方向に設けられ、空隙によって前記第１のゲート電極層と分離された第３のゲート電極層を、を更に備える請求項１記載の半導体記憶装置。
【請求項６】
前記第１の半導体層と前記第２の半導体層との間に設けられた第１の絶縁層と、
前記第３の半導体層と前記第４の半導体層との間に設けられた第２の絶縁層と、
前記第１の絶縁層と前記第２の絶縁層との間に設けられ、前記第１の絶縁層及び前記第２の絶縁層と異なる化学組成を有し、空隙で前記第１のゲート電極層と分離され、空隙で前記第２のゲート電極層と分離された第３の絶縁層と、
を更に備える請求項４記載の半導体記憶装置。
【請求項７】
前記第１の絶縁層及び前記第２の絶縁層は酸化シリコンを含み、前記第３の絶縁層は窒化シリコンを含む請求項６記載の半導体記憶装置。
【請求項８】
前記第１の方向に延び、前記第１のゲート電極層に対し前記第２の方向に設けられ、空隙によって前記第１のゲート電極層と分離された第３のゲート電極層と、
前記第３のゲート電極層と前記第１の半導体層との間に設けられた第５の電荷蓄積層と、
を更に備える請求項４記載の半導体記憶装置。
【請求項９】
前記第１の方向に延び、前記第１のゲート電極層に対し前記第２の方向に設けられ、空隙によって前記第１のゲート電極層と分離された第３のゲート電極層と、
前記第１の方向に延び、前記第２のゲート電極層に対し前記第２の方向に設けられ、空隙によって前記第２のゲート電極層と分離された第４のゲート電極層と、を更に備え、
前記第３の絶縁層は、前記第１のゲート電極層と前記第２のゲート電極層との間の第１の部分と、前記第３のゲート電極層と前記第４のゲート電極層との間の第２の部分と、前記第１の部分と前記第２の部分との間の第３の部分を含み、
前記第１の部分の前記第１のゲート電極層から前記第２のゲート電極層に向かう第３の方向の幅は、前記第３の部分の前記第３の方向の幅よりも大きい、請求項６記載の半導体記憶装置。
【請求項１０】
前記第１の方向に延び、前記第１のゲート電極層に対し前記第２の方向に設けられ、空隙によって前記第１のゲート電極層と分離された第３のゲート電極層と、
前記第１の方向に延び、前記第２のゲート電極層に対し前記第２の方向に設けられ、空隙によって前記第２のゲート電極層と分離された第４のゲート電極層と、を更に備え、
前記第３の絶縁層は、前記第１のゲート電極層と前記第２のゲート電極層との間の第１の部分と、前記第３のゲート電極層と前記第４のゲート電極層との間の第２の部分と、前記第１の部分と前記第２の部分との間の第３の部分を含み、
前記第１の部分の前記第１のゲート電極層から前記第２のゲート電極層に向かう第３の方向の幅は、前記第３の部分の前記第３の方向の幅よりも大きい、請求項７記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
続きを表示（約 2,300 文字）【背景技術】
【０００２】
メモリセルを３次元的に配置した３次元ＮＡＮＤフラッシュメモリは、高い集積度と低いコストを実現する。３次元ＮＡＮＤフラッシュメモリのメモリセルを微細化することで、更に集積度を高くすることが可能である。メモリセルを微細化すると、隣り合うメモリセルの間のセル間干渉が大きくなり、３次元ＮＡＮＤフラッシュメモリの動作が不安定になるおそれがある。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２０１２／０２８０３０３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、動作が安定する半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、基板と、前記基板の表面に交差する第１の方向に延びる第１のゲート電極層と、前記第１の方向に延びる第２のゲート電極層と、前記第１のゲート電極層と前記第２のゲート電極層との間に設けられ、前記表面に沿う第２の方向に延びる第１の半導体層と、前記第１の半導体層と前記第２のゲート電極層との間に設けられ、前記第１の半導体層と離隔し、前記第２の方向に延びる第２の半導体層と、前記第１のゲート電極層と前記第２のゲート電極層との間に設けられ、前記第１の半導体層に対して前記第１の方向に設けられ、前記第２の方向に延び、空隙によって前記第１の半導体層と分離された第３の半導体層と、前記第１のゲート電極層と前記第１の半導体層との間に設けられた第１の電荷蓄積層と、前記第２のゲート電極層と前記第２の半導体層との間に設けられた第２の電荷蓄積層と、前記第１のゲート電極層と前記第３の半導体層との間に設けられた第３の電荷蓄積層と、を備える。
【図面の簡単な説明】
【０００６】
実施形態の半導体記憶装置の模式断面図。
実施形態の半導体記憶装置の模式断面図。
実施形態の半導体記憶装置の拡大模式断面図。
実施形態の半導体記憶装置の製造方法を示す模式断面図。
実施形態の半導体記憶装置の製造方法を示す模式断面図。
実施形態の半導体記憶装置の製造方法を示す模式断面図。
実施形態の半導体記憶装置の製造方法を示す模式断面図。
実施形態の半導体記憶装置の製造方法を示す模式断面図。
実施形態の半導体記憶装置の製造方法を示す模式断面図。
実施形態の半導体記憶装置の製造方法を示す模式断面図。
実施形態の半導体記憶装置の製造方法を示す模式断面図。
実施形態の半導体記憶装置の製造方法を示す模式断面図。
実施形態の半導体記憶装置の製造方法を示す模式断面図。
実施形態の半導体記憶装置の製造方法を示す模式断面図。
実施形態の半導体記憶装置の製造方法を示す模式断面図。
実施形態の半導体記憶装置の製造方法を示す模式断面図。
実施形態の半導体記憶装置の製造方法を示す模式断面図。
実施形態の半導体記憶装置の製造方法を示す模式断面図。
実施形態の半導体記憶装置の製造方法を示す模式断面図。
比較例の半導体記憶装置の模式断面図。
比較例の半導体記憶装置の模式断面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
【０００８】
また、本明細書中、便宜上「上」、又は、「下」という用語を用いる場合がある。「上」、又は、「下」とは、例えば、図面内での相対的位置関係を示す用語である。「上」、又は、「下」という用語は、必ずしも、重力に対する位置関係を規定する用語ではない。
【０００９】
本明細書中の半導体記憶装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法（ＳｅｃｏｎｄａｒｙＩｏｎＭａｓｓＳｐｅｃｔｒｏｍｅｔｒｙ：ＳＩＭＳ）、エネルギー分散型Ｘ線分光法（ＥｎｅｒｇｙＤｉｓｐｅｒｓｉｖｅＸ－ｒａｙＳｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）により行うことが可能である。また、半導体記憶装置を構成する部材の厚さ、部材間の距離等の測定には、例えば、透過型電子顕微鏡（ＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐｅ：ＴＥＭ）を用いることが可能である。
【００１０】
実施形態の半導体記憶装置は、基板と、基板の表面に交差する第１の方向に延びる第１のゲート電極層と、第１の方向に延びる第２のゲート電極層と、第１のゲート電極層と第２のゲート電極層との間に設けられ、基板の表面に沿う第２の方向に延びる第１の半導体層と、第１の半導体層と第２のゲート電極層との間に設けられ、第１の半導体層と離隔し、第２の方向に延びる第２の半導体層と、第１のゲート電極層と第２のゲート電極層との間に設けられ、第１の半導体層に対して第１の方向に設けられ、第２の方向に延び、空隙によって第１の半導体層と分離された第３の半導体層と、第１のゲート電極層と第１の半導体層との間に設けられた第１の電荷蓄積層と、第２のゲート電極層と第２の半導体層との間に設けられた第２の電荷蓄積層と、第１のゲート電極層と第３の半導体層との間に設けられた第３の電荷蓄積層と、を備える。
（【００１１】以降は省略されています）

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