特許ウォッチ

公開番号2025165452
公報種別公開特許公報(A)
公開日2025-11-05
出願番号2024069479
出願日2024-04-23
発明の名称周波数調整装置
出願人三菱電機エンジニアリング株式会社
代理人弁理士法人ぱるも特許事務所
主分類H03K 23/64 20060101AFI20251028BHJP(基本電子回路)
要約【課題】クロックよりも低い周波数で動作する機器に対して、安定した波形を出力することを目的とする。
【解決手段】クロック信号CLKをカウントするバイナリカウンタのカウンタ部2と、カウンタ部2からの出力に応じて波形出力するとともにサイクル遅れの値をカウンタ部2に戻す波形出力部3とで構成し、加算値FIN[7:0]で分周することで、クロック信号CLKよりも低周波のパルス出力PLSOUTを出力する分周回路、およびカウントが満了したときの繰り越しに起因する周期の揺らぎを防止する揺らぎ防止回路、を備えるように構成した。
【選択図】図1
特許請求の範囲【請求項１】
クロック信号をカウントするバイナリカウンタのカウンタ部と、前記カウンタ部からの出力に応じて波形を出力するとともに、前記波形のサイクル遅れの値を前記カウンタ部に戻す波形出力部とで構成し、加算値で分周することで、前記クロック信号よりも低周波の波形を出力する分周回路、および
前記カウンタ部でのカウントが満了したときの繰り越しに起因する前記波形における周期の揺らぎを防止する揺らぎ防止回路、を
備えたことを特徴とする周波数調整装置。
続きを表示（約 400 文字）【請求項２】
入力された前記加算値を２のべき乗に丸めた値に変換して前記カウンタ部に出力する丸め込み部、を前記揺らぎ防止回路として備えたことを特徴とする請求項１に記載の周波数調整装置。
【請求項３】
前記繰り越しが生じるか否かを判定し、前記繰り越しが生じた際に、前記波形出力部から前記カウンタ部へ戻す値として、前記サイクル遅れの値に代えて０を前記カウンタ部に出力する繰り越し判定部、を前記揺らぎ防止回路として備えたことを特徴とする請求項１に記載の周波数調整装置。
【請求項４】
前記波形出力部から出力された波形のうち、前記カウントの初回の満了までの波形を記憶し、前記初回の満了より後は、前記波形出力部から出力された波形から前記記憶した波形に切り替えて出力する出力波形切替部、を前記揺らぎ防止回路として備えたことを特徴とする請求項１に記載の周波数調整装置。

発明の詳細な説明【技術分野】
【０００１】
本開示は、周波数調整装置に関するものである。
続きを表示（約 1,600 文字）【背景技術】
【０００２】
クロックから発せられる高周波のパルス信号を、設定した加算値で分周し、対象機器に適合した低周波の波形に変換する任意波形発生器が知られている（例えば、非特許文献１参照）。
【先行技術文献】
【非特許文献】
【０００３】
Eugene Palatnik，"ＦＰＧＡで作る任意波形発生器"，［online］， 2008年7月1日， EDN Japan，[2024年3月21日検索]，インターネット＜URL:https://edn.itmedia.co.jp/edn/articles/0807/01/news156.html＞
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述した任意波形発生器を動作させたところ、周波数に揺らぎが生じることがあり、必ずしも安定した波形を得ることができなかった。
【０００５】
本開示は、上記の課題を解決するものであり、クロックよりも低い周波数で動作する機器に対して、安定した波形を出力することを目的とする。
【課題を解決するための手段】
【０００６】
本開示の周波数調整装置は、クロック信号をカウントするバイナリカウンタのカウンタ部と、前記カウンタ部からの出力に応じて波形を出力するとともに、前記波形のサイクル遅れの値を前記カウンタ部に戻す波形出力部とで構成し、加算値で分周することで、前記クロック信号よりも低周波の波形を出力する分周回路、および前記カウント部でのカウントが満了したときの繰り越しに起因する前記波形における周期の揺らぎを防止する揺らぎ防止回路、を備えたことを特徴とする。
【発明の効果】
【０００７】
本開示の周波数調整装置によれば、カウントが満了した際の繰り越しによる揺らぎを防止するので、クロックよりも低い周波数の波形を安定して出力することができる。
【図面の簡単な説明】
【０００８】
実施の形態１にかかる周波数調整装置の構成を示すブロック図である。
実施の形態１にかかる周波数調整装置を用いた試験装置の構成を示すブロック図である。
実施の形態１にかかる周波数調整装置の詳細構成を示す回路図である。
実施の形態２にかかる周波数調整装置の構成を示すブロック図である。
実施の形態２にかかる周波数調整装置の詳細構成を示す回路図である。
実施の形態３にかかる周波数調整装置の構成を示すブロック図である。
実施の形態３にかかる周波数調整装置の詳細構成を示す回路図である。
実施の形態３にかかる周波数調整装置の動作説明するためのタイミング図である。
【発明を実施するための形態】
【０００９】
実施の形態１．
図１から図３は実施の形態１にかかる周波数調整装置の構成と動作について説明するためのもので、図１は周波数調整装置の全体構成を示すためのブロック図、図２は周波数調整装置を用いた試験装置の例を示すブロック図、図３は詳細構成の具体例を示すための回路図である。
【００１０】
実施の形態１にかかる周波数調整装置１は、図１に示すように、高周波数のパルス（クロック信号ＣＬＫ）をカウントし、満了ごとに出力するバイナリカウンタであるカウンタ部２と、カウンタ部２からの出力に応じたパルスの波形を出力する波形出力部３を備えている。なお、カウンタ部２では、波形出力部３から戻された波形における１サイクル遅れの値Ｄ１３（ａｄｄ＿ｆｄ＿ｒｅｇ［７：０］）を加算値ＦＩＮ［７：０］に加算して波形出力部３に出力するように構成している。
（【００１１】以降は省略されています）

関連特許