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公開番号
2025148955
公報種別
公開特許公報(A)
公開日
2025-10-08
出願番号
2024049348
出願日
2024-03-26
発明の名称
高周波回路および通信装置
出願人
株式会社村田製作所
代理人
個人
,
個人
主分類
H03K
17/04 20060101AFI20251001BHJP(基本電子回路)
要約
【課題】スイッチ回路の端子電圧の変動を抑制できる高周波回路を提供する。
【解決手段】高周波回路1は、端子21aおよび21bを有し、端子21aおよび21bの接続および非接続を切り替えるスイッチ回路21と、スイッチ回路21に制御電圧を供給するよう構成されたチャージポンプ回路40と、を備え、スイッチ回路21は、第1ゲート、第1ドレインおよび第1ソースを有し、第1ゲートにチャージポンプ回路40から第1制御電圧が供給され、第1ドレインが端子21bに接続され、第1ソースが端子21aに接続されたFET211と、第2ゲート、第2ドレインおよび第2ソースを有し、第2ゲートにチャージポンプ回路40から第2制御電圧が供給され、第2ドレインおよび第2ソースが端子21b、FET211および端子21aを結ぶ経路に接続され、第2ドレインおよび第2ソースが短絡されたFET217と、を備える。
【選択図】図5
特許請求の範囲
【請求項1】
第1端子および第2端子を有し、前記第1端子および前記第2端子の接続および非接続を切り替える第1スイッチ回路と、
前記第1スイッチ回路に制御電圧を供給するよう構成された電圧供給回路と、を備え、
前記第1スイッチ回路は、
第1ゲート、第1ドレインおよび第1ソースを有し、前記第1ゲートに前記電圧供給回路から第1制御電圧が供給され、前記第1ドレインおよび前記第1ソースの一方が前記第1端子に接続され、前記第1ドレインおよび前記第1ソースの他方が前記第2端子に接続された第1FETと、
第2ゲート、第2ドレインおよび第2ソースを有し、前記第2ゲートに前記電圧供給回路から第2制御電圧が供給され、前記第2ドレインおよび前記第2ソースが前記第1端子、前記第1FETおよび前記第2端子を結ぶ経路に接続され、前記第2ドレインおよび前記第2ソースが短絡された第2FETと、を備える、
高周波回路。
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【請求項2】
前記第1制御電圧が前記第1FETをオン状態とする第1オン電圧である場合、前記第2制御電圧は前記第2ドレインと前記第2ソースとが短絡されていない場合の前記第2FETをオン状態とする第2オン電圧である、
請求項1に記載の高周波回路。
【請求項3】
前記第2ゲートは、前記第1ゲートと接続される、
請求項1に記載の高周波回路。
【請求項4】
前記第1制御電圧が前記第1FETをオン状態とする第1オン電圧である場合、前記第2制御電圧は前記第2ドレインと前記第2ソースとが短絡されていない場合の前記第2FETをオフ状態とする第2オフ電圧である、
請求項1に記載の高周波回路。
【請求項5】
さらに、
第3ゲート、第3ドレインおよび第3ソースを有し、前記第3ゲートに前記電圧供給回路から第3制御電圧が供給され、前記第3ドレインおよび前記第3ソースの一方が前記第1端子に接続され、前記第3ドレインおよび前記第3ソースの他方がグランドに接続された第3FETを備え、
前記第1FETがオン状態の場合には前記第3FETがオフ状態となり、前記第1FETがオフ状態の場合には前記第3FETがオン状態となり、
前記第2ゲートは、前記第3ゲートと接続される、
請求項1に記載の高周波回路。
【請求項6】
前記第1FETがオフ状態となるためのオフ電圧から、前記第1FETがオン状態となるためのオン電圧へ前記第1制御電圧が変化する第1過渡状態において、前記オン電圧は一時的に電圧降下し、
前記オン電圧から前記オフ電圧へ前記第1制御電圧が変化する第2過渡状態において、前記オフ電圧は一時的に電圧上昇する、
請求項1に記載の高周波回路。
【請求項7】
前記第1スイッチ回路は、さらに、
第3端子と、
第4ゲート、第4ドレインおよび第4ソースを有し、前記第4ゲートに前記電圧供給回路から第4制御電圧が供給され、前記第4ドレインおよび前記第4ソースの一方が前記第3端子に接続され、前記第4ドレインおよび前記第4ソースの他方が前記第2端子に接続された第4FETと、
第5ゲート、第5ドレインおよび第5ソースを有し、前記第5ゲートに前記電圧供給回路から第5制御電圧が供給され、前記第5ドレインおよび前記第5ソースが前記第3端子、前記第4FETおよび前記第2端子を結ぶ経路に接続され、前記第5ドレインおよび前記第5ソースが短絡された第5FETと、を備える、
請求項1~6のいずれか1項に記載の高周波回路。
【請求項8】
前記第1制御電圧が前記第1FETをオン状態とする第1オン電圧である場合、前記第2制御電圧は前記第2ドレインと前記第2ソースとが短絡されていない場合の前記第2FETをオン状態とする第2オン電圧であり、
前記第4制御電圧が前記第4FETをオン状態とする第4オン電圧である場合、前記第5制御電圧は前記第5ドレインと前記第5ソースとが短絡されていない場合の前記第5FETをオン状態とする第5オン電圧である、
請求項7に記載の高周波回路。
【請求項9】
前記第5ゲートは、前記第4ゲートと接続される、
請求項7に記載の高周波回路。
【請求項10】
前記第1制御電圧が前記第1FETをオン状態とする第1オン電圧である場合、前記第2制御電圧は前記第2ドレインと前記第2ソースとが短絡されていない場合の前記第2FETをオフ状態とする第2オフ電圧であり、
前記第4制御電圧が前記第4FETをオン状態とする第4オン電圧である場合、前記第5制御電圧は前記第5ドレインと前記第5ソースとが短絡されていない場合の前記第5FETをオフ状態とする第5オフ電圧である、
請求項7に記載の高周波回路。
(【請求項11】以降は省略されています)
発明の詳細な説明
【技術分野】
【0001】
本発明は、高周波回路および通信装置に関する。
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【背景技術】
【0002】
特許文献1には、RFスイッチと、レベルシフタおよびチャージポンプと、を含む高周波回路モジュールが開示されている。レベルシフタおよびチャージポンプは、RFスイッチを構成する複数の電界効果トランジスタ(FET:Field Effect Transistor)のゲートに制御電圧を供給し、複数のFETのスイッチング動作を制御している。
【先行技術文献】
【特許文献】
【0003】
国際公開第2019/009087号
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、上記従来の技術では、チャージポンプ(電圧供給回路)に接続されている上記RFスイッチ以外の負荷回路の影響により、チャージポンプ(電圧供給回路)からRFスイッチ(スイッチ回路)を構成するFETのゲートへ供給される制御電圧が過渡状態において変動し、これに起因してRFスイッチ(スイッチ回路)の端子(FETのドレインまたはソース)電圧が上記過渡状態において変動し、当該端子電圧が安定するまでの収束時間が長くなる場合がある。
【0005】
そこで、本発明は、スイッチ回路の端子電圧の変動を抑制できる高周波回路および通信装置を提供する。
【課題を解決するための手段】
【0006】
上記目的を達成するために、本発明の一態様に係る高周波回路は、第1端子および第2端子を有し、第1端子および第2端子の接続および非接続を切り替える第1スイッチ回路と、第1スイッチ回路に制御電圧を供給するよう構成された電圧供給回路と、を備え、第1スイッチ回路は、第1ゲート、第1ドレインおよび第1ソースを有し、第1ゲートに電圧供給回路から第1制御電圧が供給され、第1ドレインおよび第1ソースの一方が第1端子に接続され、第1ドレインおよび第1ソースの他方が第2端子に接続された第1FETと、第2ゲート、第2ドレインおよび第2ソースを有し、第2ゲートに電圧供給回路から第2制御電圧が供給され、第2ドレインおよび第2ソースが第1端子、第1FETおよび第2端子を結ぶ経路に接続され、第2ドレインおよび第2ソースが短絡された第2FETと、を備える。
【発明の効果】
【0007】
本発明の一態様に係る高周波回路によれば、スイッチ回路の端子電圧の変動を抑制することができる。
【図面の簡単な説明】
【0008】
実施の形態に係る通信装置の回路構成図である。
実施の形態に係るチャージポンプ回路およびスイッチ回路の回路構成図である。
チャージポンプ回路の出力電圧の過渡応答特性を示すグラフである。
比較例に係る高周波回路の回路構成図である。
実施の形態に係る高周波回路の回路構成図である。
比較例に係るスイッチ回路の出力電圧の過渡応答特性を示すグラフである。
実施の形態に係るスイッチ回路の出力電圧の過渡応答特性を示すグラフである。
実施の形態の変形例に係る高周波回路の回路構成図である。
【発明を実施するための形態】
【0009】
以下、本発明の実施の形態について、図面を用いて詳細に説明する。なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態などは、一例であり、本発明を限定する主旨ではない。
【0010】
なお、各図は、本発明を示すために適宜強調、省略、または比率の調整を行った模式図であり、必ずしも厳密に図示されたものではなく、実際の形状、位置関係、および比率とは異なる場合がある。各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略または簡素化される場合がある。
(【0011】以降は省略されています)
この特許をJ-PlatPat(特許庁公式サイト)で参照する
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