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公開番号2025158404
公報種別公開特許公報(A)
公開日2025-10-17
出願番号2024060908
出願日2024-04-04
発明の名称ゲート制御型ダイオードおよび電子回路
出願人三菱電機株式会社
代理人個人,個人
主分類H10D 8/50 20250101AFI20251009BHJP()
要約【課題】本開示は、ゲート制御型ダイオードにおいて、他の主要電気的特性への悪影響を抑制しながら、ゲートパルス幅の許容範囲を拡大することを目的とする。
【解決手段】ゲート制御型ダイオード110は、第1活性領域RA1における複数の第1トレンチ51内に酸化膜6を介して埋め込まれたダイオードゲート電極と、第2活性領域RA2における複数の第2トレンチ52内に酸化膜6を介して埋め込まれたアノード電極と、隣り合う2つの第1トレンチ51の間、および隣り合う2つの第2トレンチ52の間において、N-型半導体基板1の表層に形成され、アノード電極と電気的に接続されるP型チャネル層2と、第1活性領域RA1におけるP型チャネル層2の表層に形成されたN+型層4と、を備える。第1活性領域RA1の面積は、第1活性領域RA1の面積と第2活性領域RA2の面積の合計の20%以上80%以下である。
【選択図】図1
特許請求の範囲【請求項１】
第１導電型の半導体基板と、
前記半導体基板の第１主面に形成された活性領域と、
前記半導体基板の前記第１主面とは反対側の主面である第２主面に形成された第１導電型のカソード層と、
前記カソード層と前記半導体基板との間に形成された第１導電型のバッファ層と、を備え、
前記活性領域は、平面視において第１活性領域と第２活性領域とに区分され、
前記第１活性領域における前記半導体基板の前記第１主面に周期的に形成された複数の第１トレンチと、
前記複数の第１トレンチ内に酸化膜を介して埋め込まれたダイオードゲート電極と、
前記第２活性領域における前記半導体基板の前記第１主面に周期的に形成された複数の第２トレンチと、
前記複数の第２トレンチ内に酸化膜を介して埋め込まれたアノード電極と、
前記複数の第１トレンチのうちの隣り合う２つの第１トレンチの間、および前記複数の第２トレンチのうちの隣り合う２つの第２トレンチの間において、前記半導体基板の表層に形成され、前記アノード電極と電気的に接続される第２導電型のチャネル層と、
前記第１活性領域における前記チャネル層の表層に形成された第１導電型の層と、を備え、
前記第１活性領域の面積は、前記第１活性領域の面積と前記第２活性領域の面積の合計の２０％以上８０％以下である、
ゲート制御型ダイオード。
続きを表示（約 670 文字）【請求項２】
前記アノード電極はペアＩＧＢＴのコレクタ電極に接続され、
前記ダイオードゲート電極に入力されるダイオードゲート制御信号がオフになってから、前記ペアＩＧＢＴのゲート電極に入力されるゲート信号がオンになるまでの遅延時間は０以上である、
請求項１に記載のゲート制御型ダイオード。
【請求項３】
前記ダイオードゲート制御信号のパルス幅は０μｓ以上５０μｓ未満である、
請求項２に記載のゲート制御型ダイオード。
【請求項４】
請求項２または請求項３に記載のゲート制御型ダイオードと、
前記ゲート制御型ダイオードのアノード電極に接続されたＩＧＢＴであるペアＩＧＢＴと、
前記ペアＩＧＢＴのゲート電極にゲート信号を供給する第１信号源と、
前記第１信号源と独立してダイオードゲート信号を出力する第２信号源と、
前記ゲート信号と前記ダイオードゲート信号とに基づき、前記ダイオードゲート制御信号を作成する制御回路とを備える、電子回路であって、
前記制御回路は、
前記ゲート信号が入力されるＮＯＴゲートと、
前記ＮＯＴゲートの出力を一方入力とし、前記ダイオードゲート信号を他方入力とするＡＮＤゲートと、を備え、
前記ＡＮＤゲートの出力が前記ダイオードゲート制御信号である、
電子回路。
【請求項５】
前記ダイオードゲート信号のパルス幅は０μｓ以上５０μｓ未満である、
請求項４に記載の電子回路。

発明の詳細な説明【技術分野】
【０００１】
本開示は、ゲート制御型ダイオードに関する。
続きを表示（約 2,500 文字）【背景技術】
【０００２】
特許文献１の図７Ａおよび図７Ｂには、Ｎ－型カソードドリフト層、Ｎ－型カソードドリフト層に縦方向で隣接するＰ－型アノード層、Ｐ－型アノード層とは反対側においてＮ－型カソードドリフト層と縦方向で隣接するＮ＋型カソード層を備えるゲート制御型ダイオードが示されている。
【０００３】
このようなゲート制御型ダイオードは、アノード側に設けられたゲートのオン／オフ動作により、アノード側のキャリア濃度がコントロールされる。例えば、ＭＯＳＦＥＴがｎチャネルの場合、ダイオードが導通動作の時、ゲートには負の電圧が印加されてオフ動作となり、ＭＯＳＦＥＴのチャネルにホールが蓄積し、Ｎ－型半導体基板１にホールが注入され、導通損失が低減される。
【０００４】
ダイオードがリカバリー動作前の時、ゲートに正の電圧が印加されてオン動作となり、ＭＯＳＦＥＴのチャネルに電子が蓄積し、アノードＰＮ接合が短絡するか、またはＮ－型半導体基板１に電子が注入されることにより、リカバリーロスが低減される。
【０００５】
一方、ダイオードのリカバリー動作前に、ゲートパルス幅で表されるゲートのオン時間が長くなると、アノード側に空乏層が伸びてしまい、導通ロスが増加するという問題がある。ゲートパルス幅が短くなると、リカバリーロスの低減効果が抑えられてしまうため、ゲートパルス幅の許容範囲が狭いという問題がある。
【先行技術文献】
【特許文献】
【０００６】
特開２０２１－９００２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本開示は、上記の問題点を解決するためになされたものであり、ゲート制御型ダイオードにおいて、他の主要電気的特性への悪影響を抑制しながら、ゲートパルス幅の許容範囲を拡大することを目的とする。
【課題を解決するための手段】
【０００８】
本開示のゲート制御型ダイオードは、第１導電型の半導体基板と、半導体基板の第１主面に形成された活性領域と、半導体基板の第１主面とは反対側の主面である第２主面に形成された第１導電型のカソード層と、カソード層と半導体基板との間に形成された第１導電型のバッファ層と、を備え、活性領域は、平面視において第１活性領域と第２活性領域とに区分され、第１活性領域における半導体基板の第１主面に周期的に形成された複数の第１トレンチと、複数の第１トレンチ内に酸化膜を介して埋め込まれたダイオードゲート電極と、第２活性領域における半導体基板の第１主面に周期的に形成された複数の第２トレンチと、複数の第２トレンチ内に酸化膜を介して埋め込まれたアノード電極と、複数の第１トレンチのうちの隣り合う２つの第１トレンチの間、および複数の第２トレンチのうちの隣り合う２つの第２トレンチの間において、半導体基板の表層に形成され、アノード電極と電気的に接続される第２導電型のチャネル層と、第１活性領域におけるチャネル層の表層に形成された第１導電型の層と、を備え、第１活性領域の面積は、第１活性領域の面積と第２活性領域の面積の合計の２０％以上８０％以下である。
【発明の効果】
【０００９】
本開示のゲート制御型ダイオードは、他の主要電気的特性への悪影響を抑制しながら、ゲートパルス幅の許容範囲を拡大することができる。
【図面の簡単な説明】
【００１０】
前提技術に係るゲート制御型ダイオードの断面図である。
前提技術に係るゲート制御型ダイオードを含む電子回路の回路図である。
前提技術におけるペアＩＧＢＴのゲート信号およびダイオードゲート信号の波形を示す図である。
実施の形態１に係るゲート制御型ダイオードの平面図である。
図４のＺ－Ｚ´線に沿ったゲート制御型ダイオードの断面図である。
第１シーケンスに用いられるゲート制御型ダイオードおよびその周辺構成の回路図である。
第１シーケンスにおけるダイオードゲート信号、およびペアＩＧＢＴの波形を示す図である。
第２シーケンスに用いられるゲート制御型ダイオードおよびその周辺構成の回路図である。
制御回路の具体的な構成を示す図である。
第２シーケンスにおけるペアＩＧＢＴのゲート信号、ダイオードゲート信号、およびダイオードゲート制御信号の波形を示す図である。
ペアＩＧＢＴのゲート信号、およびダイオードゲート制御信号の波形を示す図である。
ゲート制御型ダイオードの順方向電流、カソード‐アノード間電圧、およびダイオードゲート制御信号の波形を示す図である。
規格化されたＥｒｅｃとＴｗとの関係を、第１活性領域の面積割合ごとに示す図である。
順方向電流およびカソード‐アノード間電圧の波形を示す図である。
図１４の一部を拡大した図である。
リカバリーパワーの波形を示す図である。
実施の形態１に係るゲート制御型ダイオードについて、リカバリー動作中の電子分布の解析結果を示す図である。
前提技術に係るゲート制御型ダイオードについて、リカバリー動作中の電子分布を示す図である。
図１７の点線部を拡大した図である。
図１８の点線部を拡大した図である。
本実施の形態のゲート制御型ダイオードについて、リカバリー動作中の電流分布を示す図である。
前提技術のゲート制御型ダイオードについて、リカバリー動作中の電流分布を示す図である。
Ｅｒｅｃのｄｔ依存性を示す図である。
実施の形態１の第１変形例に係るゲート制御型ダイオードの断面図である。
実施の形態１の第２変形例に係るゲート制御型ダイオードの断面図である。
実施の形態１の第３変形例に係るゲート制御型ダイオードの断面図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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