特許ウォッチ

公開番号2025157269
公報種別公開特許公報(A)
公開日2025-10-15
出願番号2025107937,2024566308
出願日2025-06-26,2023-05-18
発明の名称高速サンプラ
出願人クゥアルコム・インコーポレイテッド,QUALCOMM INCORPORATED
代理人弁理士法人鈴榮特許綜合事務所
主分類H03K 17/00 20060101AFI20251007BHJP(基本電子回路)
要約【課題】サンプラの速度を増加させ、サンプラの感度を増加させる再生回路及び方法を提供する。
【解決手段】再生回路150は、第2の反転回路270の入力272に結合された第1のトランジスタ250、第1の反転回路260の入力262に結合された第2のトランジスタ255、第3のトランジスタ610及び第4のトランジスタ620を含む。第1のトランジスタ及び第3のトランジスタの各ゲートは、第1の入力160に結合され、第2のトランジスタ及び第4のトランジスタの各ゲートは、第2の入力165に結合される。再生回路は、第3のスイッチ630及び第4のスイッチ645を更に含み、第3のスイッチ及び第3のトランジスタは、レール280と第2のトランジスタとの間で直列に結合され、第4のスイッチ及び第4のトランジスタは、レールと第2のトランジスタとの間で直列に結合される。
【選択図】図6
特許請求の範囲【請求項１】
入力及び出力を有する第１の反転回路と、
入力及び出力を有する第２の反転回路と、
前記第２の反転回路の前記入力に結合された第１のトランジスタであって、前記第１のトランジスタのゲートが第１の入力に結合されている、第１のトランジスタと、
前記第１の反転回路の前記入力に結合された第２のトランジスタであって、前記第２のトランジスタのゲートが第２の入力に結合されている、第２のトランジスタと、
第３のトランジスタであって、前記第３のトランジスタのゲートが前記第１の入力に結合されている、第３のトランジスタと、
第４のトランジスタであって、前記第４のトランジスタのゲートが前記第２の入力に結合されている、第４のトランジスタと、
第１のスイッチであって、前記第１のスイッチ及び前記第３のトランジスタが、第１のレールと前記第１のトランジスタとの間で直列に結合されている、第１のスイッチと、
第２のスイッチであって、前記第２のスイッチ及び前記第４のトランジスタが、前記第１のレールと前記第２のトランジスタとの間で直列に結合されている、第２のスイッチと、を備える再生回路。
続きを表示（約 1,000 文字）【請求項２】
前記第１のスイッチが、前記第３のトランジスタのドレインと前記第１のトランジスタのドレインとの間に結合され、
前記第２のスイッチが、前記第４のトランジスタのドレインと前記第２のトランジスタのドレインとの間に結合されている、請求項１に記載の再生回路。
【請求項３】
前記第３のトランジスタのソースが、前記第１のレールに結合され、
前記第４のトランジスタのソースが、前記第１のレールに結合され、
前記第１のトランジスタのソースが、第２のレールに結合され、
前記第２のトランジスタのソースが、前記第２のレールに結合されている、請求項２に記載の再生回路。
【請求項４】
前記第２のレールが接地に結合されている、請求項３に記載の再生回路。
【請求項５】
前記第１のトランジスタが、第１のｎ型電界効果トランジスタ（ＮＦＥＴ）を備え、
前記第２のトランジスタが、第２のＮＦＥＴを備え、
前記第３のトランジスタが、第１のｐ型電界効果トランジスタ（ＰＦＥＴ）を備え、
前記第４のトランジスタが、第２のＰＦＥＴを備える、請求項１に記載の再生回路。
【請求項６】
前記第１のスイッチが、前記第１の反転回路の前記入力に結合された制御入力を有し、前記第２のスイッチが、前記第２の反転回路の前記入力に結合された制御入力を有する、請求項１に記載の再生回路。
【請求項７】
前記第１のスイッチが、前記第１の反転回路の前記入力に結合されたゲートを有する第１のｐ型電界効果トランジスタ（ＰＦＥＴ）を備え、
前記第２のスイッチが、前記第２の反転回路の前記入力に結合されたゲートを有する第２のＰＦＥＴを備える、請求項６に記載の再生回路。
【請求項８】
前記第１のトランジスタと前記第１の反転回路の前記出力との間に結合された第３のスイッチと、
前記第２のトランジスタと前記第２の反転回路の前記出力との間に結合された第４のスイッチと、を更に備える、請求項１に記載の再生回路。
【請求項９】
前記第３のスイッチが、タイミング信号を受信するように構成された制御入力を有し、前記第４のスイッチが、前記タイミング信号を受信するように構成された制御入力を有する、請求項８に記載の再生回路。
【請求項１０】
前記タイミング信号が、クロック信号を含む、請求項９に記載の再生回路。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
関連出願の相互参照
[0001] 本出願は、２０２２年０６月２日に米国特許商標庁に出願された非仮特許出願第１７／８０５，２１１号の優先権及び利益を主張し、その全体が以下に完全に記載されるかのように、かつ全ての適用可能な目的のために、その内容全体が本明細書に組み込まれる。
続きを表示（約 3,300 文字）【背景技術】
【０００２】
分野
[0002] 本開示の態様は、全般的にはサンプラに関し、より詳細には高速サンプラに関する。
【０００３】
背景
[0003] 高速サンプラは、高速シリアライザ／デシリアライザ（serializer/deserializer、ＳｅｒＤｅｓ）用途で使用され得る。例えば、サンプラは、受信機によって受信された高速信号をサンプリングするために高速ＳｅｒＤｅｓにおいて使用され得る。サンプラは、受信された信号からデータビットを迅速に捕捉するための再生フィードバックをサンプラに提供する再生回路を含み得る。より高いデータレートで信号をサンプリングするためにサンプラの速度を増加させること、及び／又は小さい信号からデータビットを捕捉するためにサンプラの感度を増加させることが望ましい。
【発明の概要】
【０００４】
[0004] 以下では、１つ又は複数の実装形態の簡略化された概要が、そのような実装形態の基本的理解をもたらすために提示される。この「発明の概要」は、想到されている全ての実装形態の広範囲にわたる概観ではなく、全ての実装形態の主要な要素又は重要な要素を特定することも、全ての実装形態の範囲を明示することも意図するものではない。その唯一の目的は、後に提示される「発明を実施するための形態」に対する導入部として、１つ又は複数の実装形態のいくつかの構想を簡略化された形式で提示することである。
【０００５】
[0005] 第１の態様は、再生回路に関する。再生回路は、入力及び出力を有する第１の反転回路と、入力及び出力を有する第２の反転回路とを含む。再生回路はまた、第２の反転回路の入力に結合された第１のトランジスタであって、第１のトランジスタのゲートが第１の入力に結合されている、第１のトランジスタと、第１の反転回路の入力に結合された第２のトランジスタであって、第２のトランジスタのゲートが第２の入力に結合されている、第２のトランジスタと、を含む。再生回路は、第３のトランジスタであって、そのゲートが第１の入力に結合されている、第３のトランジスタと、第４のトランジスタであって、そのゲートが第２の入力に結合されている、第４のトランジスタとを更に含む。再生回路は、第１のスイッチであって、第１のスイッチ及び第３のトランジスタが第１のレールと第１のトランジスタとの間で直列に結合されている、第１のスイッチと、第２のスイッチであって、第２のスイッチ及び第４のトランジスタが第１のレールと第２のトランジスタとの間で直列に結合されている、第２のスイッチと、を更に含む。
【０００６】
[0006] 第２の態様は、再生回路に関する。再生回路は、入力及び出力を有する第１の反転回路と、入力及び出力を有する第２の反転回路と、第２の反転回路の入力に結合された第１のトランジスタであって、第１のトランジスタのゲートが第１の入力に結合されている、第１のトランジスタと、第１の反転回路の入力に結合された第２のトランジスタであって、第２のトランジスタのゲートが第２の入力に結合されている、第２のトランジスタと、を含む。再生回路はまた、第１の反転回路の入力及び第２の反転回路の入力に結合されたプルアップ回路と、第１の反転回路の入力及び第２の反転回路の入力に結合されたプルダウン回路と、を含む。
【０００７】
[0007] 第３の態様は、サンプラの再生回路を動作させる方法に関する。再生回路は、入力及び出力を有する第１の反転回路と、入力及び出力を有する第２の反転回路と、第２の反転回路の入力に結合された第１のトランジスタと、第１の反転回路の入力に結合された第２のトランジスタと、第３のトランジスタと、第４のトランジスタとを含む。本方法は、リセットフェーズ中に、第１の反転回路及び第２の反転回路の再生フィードバックを無効化することを含む。本方法はまた、再生フェーズ中に、第１の反転回路及び第２の反転回路の再生フィードバックを有効化し、第１のトランジスタのゲート及び第３のトランジスタのゲートを第１の電圧で駆動し、第２のトランジスタのゲート及び第４のトランジスタのゲートを第２の電圧で駆動し、第３のトランジスタを第１の反転回路の出力に結合するか、又は第４のトランジスタを第２の反転回路の出力に結合すること、を含む。
【図面の簡単な説明】
【０００８】
[0008] 本開示の特定の態様による、入力回路及び再生回路を含むサンプラの一例を示す。
[0009] 本開示の特定の態様による、入力回路の例示的な実装形態を示す。
[0010] 本開示の特定の態様による、再生回路の例示的な実装形態を示す。
[0011] 本開示の特定の態様による、再生回路の別の例示的な実装形態を示す。
[0012] 本開示の特定の態様による、入力回路によって再生回路に出力される電圧の一例を示すタイミング図である。
[0013] 本開示の特定の態様による、入力回路によって再生回路に出力される電圧の別の一例を示すタイミング図である。
[0014] 本開示の特定の態様による、プルアップ回路を含む再生回路の一例を示す。
[0015] 本開示の特定の態様による、プルダウン回路を含む再生回路の一例を示す。
[0016] 本開示の特定の態様による、プルダウン回路を含む再生回路の別の一例を示す。
[0017] 本開示の特定の態様による、プルアップ経路を提供する入力トランジスタを含む再生回路の一例を示す。
[0018] 本開示の特定の態様による、入力トランジスタの例示的な実装形態を示す。
[0019] 本開示の特定の態様による、再生回路内のスイッチの例示的な実装形態を示す。
[0020] 本開示の特定の態様による、再生回路内の第１の反転回路の例示的な実装形態を示す。
[0021] 本開示の特定の態様による、再生回路内の第２の反転回路の例示的な実装形態を示す。
[0022] 本開示の特定の態様による、入力回路内のスイッチの例示的な実装形態を示す。
[0023] 本開示の特定の態様による、本開示の特定の態様が使用され得るシステムの一例を示す。
[0024] 本開示の特定の態様による、再生回路を動作させる方法を示すフローチャートである。
【発明を実施するための形態】
【０００９】
[0025] 添付図面に関連して、以下に記載される「発明を実施するための形態」は、様々な構成の説明として意図されているものであり、本明細書で説明される構想を実践することが可能な唯一の構成を表すことを意図するものではない。「発明を実施するための形態」は、様々な構想の完全な理解をもたらすことを目的とする、具体的な詳細を含む。しかしながら、当業者には、これらの具体的な詳細を伴わずとも、これらの構想を実践することができる点が明らかとなるであろう。場合によっては、そのような構想を不明瞭にすることを回避するために、周知の構造及び構成要素は、ブロック図の形式で示されている。
【００１０】
[0026] 図１は、本開示の特定の態様による、サンプラ１１０の一例を示す。サンプラ１１０は、例えば、高速ＳｅｒＤｅｓにおいて、入来したデータ信号をサンプリングするために使用され得る。サンプラ１１０は、センス増幅器、又は別の用語で呼ばれることもある。サンプラ１１０は、入力回路１２０及び再生回路１５０を含む。入力回路１２０は、入力段又は別の用語で呼ばれることもあり、再生回路１５０は、再生段、ラッチ（例えば、交差結合ラッチ）、又は別の用語で呼ばれることもある。
（【００１１】以降は省略されています）

関連特許