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公開番号2025153974
公報種別公開特許公報(A)
公開日2025-10-10
出願番号2024056719
出願日2024-03-29
発明の名称積層セラミック電子部品、及び積層セラミック電子部品の製造方法
出願人太陽誘電株式会社
代理人個人,個人
主分類H01G 4/30 20060101AFI20251002BHJP(基本的電気素子)
要約【課題】容量部への構造欠陥を抑制し、かつ、容量部を確保する積層セラミック電子部品を提供する。
【解決手段】積層セラミックコンデンサ100において、積層部20は、内部電極12、13が第1セラミック層11を介してZ軸方向に積層された容量形成部40と、一対のカバー部30の間に配置され、第1セラミック層と内部電極と第2セラミック層14とがZ軸方向に積層され、Y軸方向に容量形成部を挟んで対向する一対の内部電極引き出し領域50と、一対のカバー部の間に配置され、Z軸方向及びY軸方向に直交するX軸方向に容量形成部及び内部電極引き出し領域を挟んで対向する一対のマージン領域と、を有する。カバー部は、容量形成部に隣接する中央領域30Aのポア率が、2.0%未満であり、中央領域を囲む周縁領域30Bのポア率、内部電極引き出し領域のポア率及びマージン領域のポア率が、何れも2.0%以上である。
【選択図】図2
特許請求の範囲【請求項１】
第１方向に積層された複数の第１セラミック層と、前記複数の第１セラミック層の間に内部電極が存在しない非電極形成領域を残して前記第１方向と直交する第２方向に交互に引き出されて配置された複数の内部電極と、前記複数の第１セラミック層の間の前記非電極形成領域に積層された複数の第２セラミック層と、を含む積層部と、
前記第１方向に前記積層部を挟んで対向する一対のカバー部と、
前記複数の内部電極に接続され、前記第２方向に対向する一対の外部電極と、を有し、
前記積層部は、
前記複数の内部電極が前記第１セラミック層を介して前記第１方向に積層された容量形成部と、
前記一対のカバー部の間に配置され、前記第１セラミック層と前記内部電極と前記第２セラミック層とが前記第１方向に積層され、前記第２方向に前記容量形成部を挟んで対向する一対の内部電極引き出し領域と、
前記一対のカバー部の間に配置され、前記第１セラミック層と前記第２セラミック層とが前記第１方向に交互に積層され、前記第１方向及び前記第２方向に直交する第３方向に前記容量形成部及び前記内部電極引き出し領域を挟んで対向する一対のマージン領域と、を有し、
前記カバー部は、
前記容量形成部に隣接する中央領域と、
前記中央領域を囲む周縁領域と、を有し、
前記カバー部の前記中央領域のポア率が、２．０％未満であり、
前記カバー部の前記周縁領域のポア率、前記内部電極引き出し領域のポア率、及び前記マージン領域のポア率が、いずれも２．０％以上である、
積層セラミック電子部品。
続きを表示（約 3,500 文字）【請求項２】
前記周縁領域のポア率は、前記内部電極引き出し領域及び／又は前記マージン領域のポア率より小さい、
請求項１に記載の積層セラミック電子部品。
【請求項３】
前記内部電極引き出し領域及び／又は前記マージン領域のポア率は、前記周縁領域のポア率より小さい、
請求項１に記載の積層セラミック電子部品。
【請求項４】
前記カバー部の前記中央領域のビッカース硬度と前記カバー部の前記周縁領域、前記内部電極引き出し領域、及び前記マージン領域の少なくとも１つのビッカース硬度との比が、１．０以上である、
請求項１乃至３のいずれか１項に記載の積層セラミック電子部品。
【請求項５】
第１方向に積層された複数の第１セラミック層と、前記複数の第１セラミック層の間に内部電極が存在しない非電極形成領域を残して前記第１方向と直交する第２方向に交互に引き出されて配置された複数の内部電極と、前記複数の第１セラミック層の間の前記非電極形成領域に積層された複数の第２セラミック層と、を含む積層部と、前記第１方向に前記積層部を挟んで対向する一対のカバー部と、前記複数の内部電極に接続され、前記第２方向に対向する一対の外部電極と、を有し、前記積層部は、前記複数の内部電極が前記第１セラミック層を介して前記第１方向に積層された容量形成部と、前記一対のカバー部の間に配置され、前記第１セラミック層と前記内部電極と前記第２セラミック層とが前記第１方向に積層され、前記第２方向に前記容量形成部を挟んで対向する一対の内部電極引き出し領域と、前記一対のカバー部の間に配置され、前記第１セラミック層と前記第２セラミック層とが前記第１方向に交互に積層され、前記第１方向及び前記第２方向に直交する第３方向に前記容量形成部及び前記内部電極引き出し領域を挟んで対向する一対のマージン領域と、を有し、前記カバー部は、前記容量形成部に隣接する中央領域と、前記中央領域を囲む周縁領域と、を有し、前記カバー部の前記中央領域のポア率が２．０％未満であり、前記カバー部の前記周縁領域のポア率、前記内部電極引き出し領域のポア率、及び前記マージン領域のポア率がいずれも２．０％以上であり、前記カバー部の前記中央領域の密度を第１密度とし、前記カバー部の前記周縁領域の密度を第２密度とし、前記内部電極引き出し領域の密度を第３密度とし、前記マージン領域の密度を第４密度とすると、前記第２密度、前記第３密度、及び前記第４密度の少なくとも１つは、前記第１密度より小さい、積層セラミック電子部品の製造方法であって、
前記カバー部を、複数の第１セラミックシートを積層して形成し、
前記カバー部の前記中央領域を、前記複数の第１セラミックシートの間に第２セラミックシートを配置して形成し、
前記カバー部の前記周縁領域を、前記複数の第１セラミックシートのみで形成する、
積層セラミック電子部品の製造方法。
【請求項６】
前記第２密度は、前記第３密度及び／又は前記第４密度より小さい、
請求項５に記載の積層セラミック電子部品の製造方法。
【請求項７】
第１方向に積層された複数の第１セラミック層と、前記複数の第１セラミック層の間に内部電極が存在しない非電極形成領域を残して前記第１方向と直交する第２方向に交互に引き出されて配置された複数の内部電極と、前記複数の第１セラミック層の間の前記非電極形成領域に積層された複数の第２セラミック層と、を含む積層部と、前記第１方向に前記積層部を挟んで対向する一対のカバー部と、前記複数の内部電極に接続され、前記第２方向に対向する一対の外部電極と、を有し、前記積層部は、前記複数の内部電極が前記第１セラミック層を介して前記第１方向に積層された容量形成部と、前記一対のカバー部の間に配置され、前記第１セラミック層と前記内部電極と前記第２セラミック層とが前記第１方向に積層され、前記第２方向に前記容量形成部を挟んで対向する一対の内部電極引き出し領域と、前記一対のカバー部の間に配置され、前記第１セラミック層と前記第２セラミック層とが前記第１方向に交互に積層され、前記第１方向及び前記第２方向に直交する第３方向に前記容量形成部及び前記内部電極引き出し領域を挟んで対向する一対のマージン領域と、を有し、前記カバー部は、前記容量形成部に隣接する中央領域と、前記中央領域を囲む周縁領域と、を有し、前記カバー部の前記中央領域のポア率が２．０％未満であり、前記カバー部の前記周縁領域のポア率、前記内部電極引き出し領域のポア率、及び前記マージン領域のポア率がいずれも２．０％以上であり、前記カバー部の前記中央領域の密度を第１密度とし、前記カバー部の前記周縁領域の密度を第２密度とし、前記内部電極引き出し領域の密度を第３密度とし、前記マージン領域の密度を第４密度とすると、前記第２密度、前記第３密度、及び前記第４密度の少なくとも１つは、前記第１密度より小さい、積層セラミック電子部品の製造方法であって、
複数のセラミックシート上に内部電極パターンを形成し、
前記セラミックシート上の、前記内部電極パターンの周囲の非電極形成領域の一部にセラミックパターンを形成し、
前記内部電極パターンと前記セラミックパターンが形成されない前記非電極形成領域とが形成された前記セラミックシートを積層して、前記内部電極引き出し領域を形成する、
積層セラミック電子部品の製造方法。
【請求項８】
前記第３密度及び／又は前記第４密度は、前記第２密度より小さい、
請求項７に記載の積層セラミック電子部品の製造方法。
【請求項９】
第１方向に積層された複数の第１セラミック層と、前記複数の第１セラミック層の間に内部電極が存在しない非電極形成領域を残して前記第１方向と直交する第２方向に交互に引き出されて配置された複数の内部電極と、前記複数の第１セラミック層の間の前記非電極形成領域に積層された複数の第２セラミック層と、を含む積層部と、前記第１方向に前記積層部を挟んで対向する一対のカバー部と、前記複数の内部電極に接続され、前記第２方向に対向する一対の外部電極と、を有し、前記積層部は、前記複数の内部電極が前記第１セラミック層を介して前記第１方向に積層された容量形成部と、前記一対のカバー部の間に配置され、前記第１セラミック層と前記内部電極と前記第２セラミック層とが前記第１方向に積層され、前記第２方向に前記容量形成部を挟んで対向する一対の内部電極引き出し領域と、前記一対のカバー部の間に配置され、前記第１セラミック層と前記第２セラミック層とが前記第１方向に交互に積層され、前記第１方向及び前記第２方向に直交する第３方向に前記容量形成部及び前記内部電極引き出し領域を挟んで対向する一対のマージン領域と、を有し、前記カバー部は、前記容量形成部に隣接する中央領域と、前記中央領域を囲む周縁領域と、を有し、前記カバー部の前記中央領域のポア率が２．０％未満であり、前記カバー部の前記周縁領域のポア率、前記内部電極引き出し領域のポア率、及び前記マージン領域のポア率がいずれも２．０％以上であり、前記カバー部の前記中央領域の密度を第１密度とし、前記カバー部の前記周縁領域の密度を第２密度とし、前記内部電極引き出し領域の密度を第３密度とし、前記マージン領域の密度を第４密度とすると、前記第２密度、前記第３密度、及び前記第４密度の少なくとも１つは、前記第１密度より小さい、積層セラミック電子部品の製造方法であって、
複数のセラミックシート上に内部電極パターンを形成し、
前記セラミックシート上の、前記内部電極パターンとの段差を構成する段差領域の一部にセラミックパターンを形成し、
前記内部電極パターンと前記セラミックパターンが形成されない前記段差領域とが形成された前記セラミックシートを積層して、前記マージン領域を形成する、
積層セラミック電子部品の製造方法。
【請求項１０】
前記第３密度及び／又は前記第４密度は、前記第２密度より小さい、
請求項９に記載の積層セラミック電子部品の製造方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、積層セラミック電子部品、及び積層セラミック電子部品の製造方法に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
電子機器の小型高機能化に伴い、電子機器に用いられる電子部品の小型化が求められている。しかし、従来の構造を維持したまま電子部品の小型化を進めると、曲げクラックに対する耐性が低下する傾向がある。例えば、小型の低容量コンデンサでは、曲げクラックが静電容量の取得エリアに入り込まないようにすることが困難である。
【０００３】
このようなクラック等を防ぐため、特許文献１、２には、容量部のエリアを限定することにより、クラックが入ったとしても、容量部までクラックが及ばない技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
特開２０１３－１９１８３３号公報
特開２０１５－２３２７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来の技術では、容量を取得できる範囲が限定されるため、部品の小型化や高容量化に対応しにくい。
【０００６】
本開示は、容量部への構造欠陥を抑制し、かつ容量部を確保することができる積層セラミック電子部品を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本開示の一態様に係る積層セラミック電子部品は、第１方向に積層された複数の第１セラミック層と、前記複数の第１セラミック層の間に内部電極が存在しない非電極形成領域を残して前記第１方向と直交する第２方向に交互に引き出されて配置された複数の内部電極と、前記複数の第１セラミック層の間の前記非電極形成領域に積層された複数の第２セラミック層と、を含む積層部と、前記第１方向に前記積層部を挟んで対向する一対のカバー部と、前記複数の内部電極に接続され、前記第２方向に対向する一対の外部電極と、を有し、前記積層部は、前記複数の内部電極が前記第１セラミック層を介して前記第１方向に積層された容量形成部と、前記一対のカバー部の間に配置され、前記第１セラミック層と前記内部電極と前記第２セラミック層とが前記第１方向に積層され、前記第２方向に前記容量形成部を挟んで対向する一対の内部電極引き出し領域と、前記一対のカバー部の間に配置され、前記第１セラミック層と前記第２セラミック層とが前記第１方向に交互に積層され、前記第１方向及び前記第２方向に直交する第３方向に前記容量形成部及び前記内部電極引き出し領域を挟んで対向する一対のマージン領域と、を有し、前記カバー部は、前記容量形成部に隣接する中央領域と、前記中央領域を囲む周縁領域と、を有し、前記カバー部の前記中央領域のポア率が、２．０％未満であり、前記カバー部の前記周縁領域のポア率、前記内部電極引き出し領域のポア率、及び前記マージン領域のポア率が、いずれも２．０％以上である。
【発明の効果】
【０００８】
本開示によれば、積層セラミック電子部品において、容量部への構造欠陥を抑制し、かつ容量部を確保することができる。
【図面の簡単な説明】
【０００９】
第１実施形態に係る積層セラミック電子部品の一例を示す図である。
図１のＩ－Ｉ線断面図である。
図１のＩＩ－ＩＩ線断面図である。
図２における積層部の模式図である。
図４の積層部を示す斜視図である。
第１実施形態に係る積層セラミック電子部品の効果を説明する図である。
積層セラミック電子部品の製造方法を示すフローチャートである。
第２実施形態に係る積層セラミック電子部品の一例の断面図であり、図２に対応する図である。
第２実施形態に係る積層セラミック電子部品の一例の断面図であり、図３に対応する図である。
第２実施形態に係る積層セラミック電子部品の効果を説明する図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態について詳細に説明するが、本発明はこれらに限定されるものではない。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付して説明を省略する場合がある。また、各図面における各部材の縮尺は、実際とは異なる場合がある。
（【００１１】以降は省略されています）

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