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公開番号2025138038
公報種別公開特許公報(A)
公開日2025-09-25
出願番号2024036743
出願日2024-03-11
発明の名称A/D変換回路
出願人セイコーエプソン株式会社
代理人個人,個人,個人,個人
主分類H03M 1/14 20060101AFI20250917BHJP(基本電子回路)
要約【課題】パイプラインステージの後段に高速なA/D変換器を接続した場合に、A/D変換器が精度良くサンプリング可能なA/D変換回路等を提供すること。
【解決手段】A/D変換回路100は、入力信号に基づくA/D変換によりxビットの第1デジタル値を出力する第1パイプラインステージ110bと、第1パイプラインステージ110bの第1アナログ出力信号に基づくA/D変換により、xビットより小さいyビットの第2デジタル値を出力する第2パイプラインステージ110cと、第1パイプラインステージ110bのサンプリング期間及び第2パイプラインステージ110cのサンプリング期間よりも短いサンプリング期間において第2パイプラインステージ110cの第2アナログ出力信号をサンプリングし、サンプリング結果に基づいてA/D変換を行って第3デジタル値を出力するA/D変換器と、を含む。
【選択図】図1
特許請求の範囲【請求項１】
入力信号に基づくＡ／Ｄ変換によりｘビットの第１デジタル値を出力する第１パイプラインステージと、
前記第１パイプラインステージの第１アナログ出力信号に基づくＡ／Ｄ変換により、前記ｘビットより小さいｙビットの第２デジタル値を出力する第２パイプラインステージと、
前記第１パイプラインステージのサンプリング期間及び前記第２パイプラインステージのサンプリング期間よりも短いサンプリング期間において前記第２パイプラインステージの第２アナログ出力信号をサンプリングし、サンプリング結果に基づいてＡ／Ｄ変換を行って第３デジタル値を出力するＡ／Ｄ変換器と、
を含むことを特徴とするＡ／Ｄ変換回路。
続きを表示（約 1,200 文字）【請求項２】
請求項１に記載されたＡ／Ｄ変換回路において、
第１期間において前記第１パイプラインステージがサンプリング動作を行い、
前記第１期間の後の第２期間において、前記第１パイプラインステージが演算及びホールド動作を行い、前記第２パイプラインステージがサンプリング動作を行い、
前記第２期間の後の第３期間において、前記第２パイプラインステージが演算及びホールド動作を行い、前記Ａ／Ｄ変換器がサンプリング動作を行うことを特徴とするＡ／Ｄ変換回路。
【請求項３】
請求項１に記載されたＡ／Ｄ変換回路において、
前記Ａ／Ｄ変換器は、サイクリックＡ／Ｄ変換器であることを特徴とするＡ／Ｄ変換回路。
【請求項４】
請求項３に記載されたＡ／Ｄ変換回路において、
前記サイクリックＡ／Ｄ変換器は、前記第１パイプラインステージ及び前記第２パイプラインステージが１回のＡ／Ｄ変換を行う期間において、前記第２アナログ出力信号をＡ／Ｄ変換する１周目のＡ／Ｄ変換と、前記１周目のＡ／Ｄ変換により前記サイクリックＡ／Ｄ変換器が出力するアナログ出力信号を再びＡ／Ｄ変換する２周目のＡ／Ｄ変換と、を行うことを特徴とするＡ／Ｄ変換回路。
【請求項５】
請求項１に記載されたＡ／Ｄ変換回路において、
前記Ａ／Ｄ変換器は、逐次比較型Ａ／Ｄ変換器であることを特徴とするＡ／Ｄ変換回路。
【請求項６】
請求項５に記載されたＡ／Ｄ変換回路において、
前記逐次比較型Ａ／Ｄ変換器は、前記第１パイプラインステージ及び前記第２パイプラインステージが１回のＡ／Ｄ変換を行う期間において、前記第２アナログ出力信号をサンプリングするサンプリング動作と、サンプリングした前記第２アナログ出力信号に対する逐次比較動作と、を行うことを特徴とするＡ／Ｄ変換回路。
【請求項７】
請求項１に記載されたＡ／Ｄ変換回路において、
前記ｘビットはｎ＋０．５ビットであり（ｎは１以上の整数）、
前記ｙビットはｍ＋０．５ビットである（ｍは１以上でｎより小さい整数）ことを特徴とするＡ／Ｄ変換回路。
【請求項８】
請求項１に記載されたＡ／Ｄ変換回路において、
前記第３デジタル値は、前記ｘビット及び前記ｙビットより大きいｚビットであることを特徴とするＡ／Ｄ変換回路。
【請求項９】
請求項１に記載されたＡ／Ｄ変換回路において、
前記Ａ／Ｄ変換器の後段に設けられるフラッシュ型Ａ／Ｄ変換器を含むことを特徴とするＡ／Ｄ変換回路。
【請求項１０】
請求項１乃至９のいずれか一項に記載されたＡ／Ｄ変換回路において、
前記第１デジタル値、前記第２デジタル値及び前記第３デジタル値に基づいて、前記Ａ／Ｄ変換回路の出力デジタル値を出力する加算器を含むことを特徴とするＡ／Ｄ変換回路。

発明の詳細な説明【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換回路等に関する。
続きを表示（約 2,100 文字）【背景技術】
【０００２】
特許文献１は、アンプをシェアしている４ビットのビットブロック及び１．５ビットのビットブロックを含むパイプライン型Ａ／Ｄ変換回路を開示している。特許文献１では、アンプをシェアする２つのビットブロックのうち後段のビット数が、前段のビット数より小さい。
【先行技術文献】
【特許文献】
【０００３】
特開２００６－０５４６０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１には、パイプライン型Ａ／Ｄ変換回路の後段に、パイプラインＡ／Ｄ変換回路のクロックに比べて高速なクロックで動作するＡ／Ｄ変換器を接続した構成は、開示されていない。そのような構成における各ビットブロックの適切なビット数についても、開示されていない。
【課題を解決するための手段】
【０００５】
本開示の一態様は、入力信号に基づくＡ／Ｄ変換によりｘビットの第１デジタル値を出力する第１パイプラインステージと、前記第１パイプラインステージの第１アナログ出力信号に基づくＡ／Ｄ変換により、前記ｘビットより小さいｙビットの第２デジタル値を出力する第２パイプラインステージと、前記第１パイプラインステージのサンプリング期間及び前記第２パイプラインステージのサンプリング期間よりも短いサンプリング期間において前記第２パイプラインステージの第２アナログ出力信号をサンプリングし、サンプリング結果に基づいてＡ／Ｄ変換を行って第３デジタル値を出力するＡ／Ｄ変換器と、を含むＡ／Ｄ変換回路に関係する。
【図面の簡単な説明】
【０００６】
Ａ／Ｄ変換回路の第１構成例。
パイプラインステージ及びサイクリックＡ／Ｄ変換器の動作を説明するタイミングチャート例。
Ａ／Ｄ変換回路の第２構成例。
パイプラインステージ及び逐次比較型Ａ／Ｄ変換器の動作を説明するタイミングチャート例。
逐次比較型Ａ／Ｄ変換器の詳細構成例。
１段目のパイプラインステージの詳細構成例。
キャパシター回路の詳細構成例。
１段目のパイプラインステージの動作説明図。
２．５ビットのパイプラインステージの演算及びホールド動作におけるエンコーダー及びスイッチ群の動作説明図。
２段目のパイプラインステージの詳細構成例。
３段目のパイプラインステージの詳細構成例。
２段目及び３段目のパイプラインステージの動作説明図。
１．５ビットのパイプラインステージの演算及びホールド動作におけるエンコーダー及びスイッチ群の動作説明図。
サイクリックＡ／Ｄ変換器の第１ステージの詳細構成例。
サイクリックＡ／Ｄ変換器の第２ステージの詳細構成例。
サイクリックＡ／Ｄ変換器の第１ステージ及び第２ステージの動作説明図。
Ａ／Ｄ変換回路の全体の動作を説明するタイミングチャート例。
加算器の動作説明図。
【発明を実施するための形態】
【０００７】
以下、本開示の好適な実施形態について詳細に説明する。なお、以下に説明する本実施形態は特許請求の範囲に記載された内容を不当に限定するものではなく、本実施形態で説明される構成の全てが必須構成要件であるとは限らない。
【０００８】
１．Ａ／Ｄ変換回路
図１は、Ａ／Ｄ変換回路の第１構成例である。Ａ／Ｄ変換回路１００は、パイプラインステージ１１０ａ、１１０ｂ及び１１０ｃと、サイクリックＡ／Ｄ変換器１２０と、フラッシュ型Ａ／Ｄ変換器１３０と、加算器１９０とを含む。
【０００９】
パイプラインステージ１１０ａは、Ａ／Ｄ変換回路１００への入力電圧ＶＩＮをサンプリングし、サンプリング電圧をＡ／Ｄ変換し、Ａ／Ｄ変換の結果をデジタル値ＤＱａ［２：０］として出力する。パイプラインステージ１１０ａは、サンプリング電圧と、デジタル値ＤＱａ［２：０］をＤ／Ａ変換した電圧との差分にゲインを乗じ、その結果を出力する。デジタル値ＤＱａ［２：０］は、２．５ビットのレンジを有する。即ち、デジタル値ＤＱａ［２：０］のとり得る値は、０００ｂ、００１ｂ、０１０ｂ、０１１ｂ、１００ｂ、１０１ｂ、１１０ｂの７値である。数値末尾の「ｂ」は２進数を意味する。
【００１０】
パイプラインステージ１１０ｂは、パイプラインステージ１１０ａの出力電圧をサンプリングし、サンプリング電圧をＡ／Ｄ変換し、Ａ／Ｄ変換の結果をデジタル値ＤＱｂ［２：０］として出力する。パイプラインステージ１１０ｂは、サンプリング電圧と、デジタル値ＤＱｂ［２：０］をＤ／Ａ変換した電圧との差分にゲインを乗じ、その結果を出力する。デジタル値ＤＱｂ［２：０］は、２．５ビットのレンジを有する。
（【００１１】以降は省略されています）

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