特許ウォッチ

公開番号2025135416
公報種別公開特許公報(A)
公開日2025-09-18
出願番号2024033254
出願日2024-03-05
発明の名称半導体装置及び抵抗変化素子の制御方法
出願人ナノブリッジ・セミコンダクター株式会社
代理人弁理士法人太陽国際特許事務所
主分類G11C 13/00 20060101AFI20250910BHJP(情報記憶)
要約【課題】抵抗変化素子を用いた半導体装置のデータ保持特性を向上させる。
【解決手段】半導体装置は、2つの電極間に印加される電圧の向きに応じて抵抗状態が変化する抵抗変化素子と、制御回路とを備え、制御回路は、抵抗変化素子を低抵抗状態にするセットシーケンスにおいて、第1極性の複数のパルスを抵抗変化素子に印加し、第1極性の複数のパルスの内、X番目のパルスからX+M―1番目までのM個のパルスは、一つ前に印加されるパルスに比べ、パルスの高さが高い。
【選択図】図5
特許請求の範囲【請求項１】
２つの電極間に印加される電圧の向きに応じて抵抗状態が変化する抵抗変化素子と、
制御回路とを備え、
前記制御回路は、
前記抵抗変化素子を低抵抗状態にするセットシーケンスにおいて、
第１極性の複数のパルスを前記抵抗変化素子に印加し、
前記第１極性の複数のパルスの内、Ｘ番目のパルスからＸ＋Ｍ―１番目までのＭ個のパルスは、一つ前に印加されるパルスに比べ、パルスの高さが高い、半導体装置。
続きを表示（約 1,700 文字）【請求項２】
前記制御回路は、
前記セットシーケンスにおいて、
前記第１極性とは逆向きの１以上の第２極性のパルスを前記抵抗変化素子に印加する、請求項１に記載の半導体装置。
【請求項３】
読み出し回路を備え、
前記制御回路は、変換器と識別器を備え、
前記制御回路は、
前記セットシーケンスにおいて、
前記第１極性の複数のパルス、又は、１つ以上の前記第２極性のパルスのうち、少なくとも一つ以上のパルスの後に、読み出しパルスを前記抵抗変化素子に印加し、
前記読み出し回路は、
前記抵抗変化素子に流れる読み出し電流値に応じて、読み出し結果をデジタルデータとして出力し、
前記変換器は、
前記読み出し結果と、変換器用パラメータを入力とし、前記読み出し結果と、前記変換器用パラメータに基づいて、データを変換した、変換データを前記識別器に出力し、
前記識別器は、
前記変換データと、識別器用パラメータを入力とし、前記変換データと、前記識別器用パラメータに基づいて、前記抵抗変化素子がデータ保持不良を起こしやすい不良素子か否かを識別する、請求項２に記載の半導体装置。
【請求項４】
前記変換器用パラメータ、及び、前記識別器用パラメータは、
過去に製造された前記抵抗変化素子に対して、前記セットシーケンスを実施し、
次に、前記過去に製造された前記抵抗変化素子を高温で保管することにより、抵抗状態が低抵抗状態から高抵抗状態へ変化したビットを保持不良ビットとし、
前記読み出し結果と、前記保持不良ビットか否かの正解データから構成されるデータセットを教師データとして機械学習することで決定される、請求項３に記載の半導体装置。
【請求項５】
前記変換器は、
前記読み出し結果を変数として入力し、
前記変換器用パラメータとして、前記変数の標本平均ベクトルと、前記変数の標本共分散行列の逆行列とを入力し、
前記読み出し結果と、前記変換器用パラメータに基づいて、マハラノビス距離を算出し、
前記マハラノビス距離を前記変換データとして出力する、請求項４に記載の半導体装置。
【請求項６】
前記識別器は、
識別器用パラメータとして、閾値を入力し、
前記変換データが前記閾値以上の場合、前記抵抗変化素子がデータ保持不良を起こしやすい不良素子と識別する、請求項５に記載の半導体装置。
【請求項７】
前記識別器は、サポートベクタマシン、決定木、もしくは、ニューラルネットワークの内一つ以上から構成される、請求項４に記載の半導体装置。
【請求項８】
前記変換器用パラメータ、又は、前記識別器用パラメータは、半導体装置の外部インターフェース、もしくは、半導体装置内の記憶手段から供給される、請求項３に記載の半導体装置。
【請求項９】
前記複数のパルスの内、Ｎ（Ｎは1以上の自然数）番目のセットパルスＳ（Ｎ）により前記抵抗変化素子のコンダクタンスがＧ（Ｎ）になるとし、
Ｎ＋１番目のセットパルスＳ（Ｎ＋１）により前記抵抗変化素子のコンダクタンスがＧ（Ｎ＋１）になるとし、
コンダクタンスが０からＧ（Ｎ＋１）までの範囲における、Ｎ＋１番目のセットパルスＳ（Ｎ＋１）による、電力が最大となるコンダクタンスをＧＭＡＸ（Ｎ＋１）とすると、
ＧＭＡＸ（Ｎ＋１）＜Ｇ（Ｎ）を満たす、請求項１に記載の半導体装置。
【請求項１０】
１つ以上の前記第２極性のパルスは、前記抵抗変化素子を高抵抗状態にするための通常のリセットパルスに比べ、パルス幅が短く、又は、
１つ以上の前記第２極性のパルスは、前記抵抗変化素子を高抵抗状態にするための通常のリセットパルスに比べ、パルス高さが低い、請求項２に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、抵抗変化素子を用いたメモリ、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）等の半導体装置及び抵抗変化素子の制御方法に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
近年、印加される電圧の向きに応じて低抵抗状態と高抵抗状態との間で抵抗状態が遷移して、電源が供給されていない状態でも設定された抵抗状態を保持可能な不揮発性の抵抗変化素子を用いたメモリ、フィールドプログラマブルゲートアレイなどが知られている。
【０００３】
特許文献１、特許文献２、および非特許文献１には、配線層に形成された抵抗変化素子により、半導体集積回路の製造後に配線接続の変更を可能とするプログラマブル論理集積回路が開示されている。このようなプログラマブル論理集積回路によれば、製造後の回路の不具合の修正、仕様の変更、半導体集積回路の面積の縮小、電力性能比の向上などが可能となる、さらには、起動時の回路構成情報を読み出す動作の省略が可能となる。
【０００４】
非特許文献２には、配線層に形成された抵抗変化素子を用いた半導体メモリ回路が開示されている。抵抗変化素子を用いた半導体メモリ回路には、書き込み時間が短いという特徴がある。
【先行技術文献】
【特許文献】
【０００５】
特開２００５－１０１５３５号公報
特許第６９３４２５８号公報
【非特許文献】
【０００６】
S.Kaeriyama et al., "A Nonvolatile Programmable Solid-Electrolyte Nanometer Switch", IEEE Journal of Solid-State Circuits,Vol.40(1),pp.168-176,(2005).[２０２４年２月２０日検索]、インターネット〈URL:https://www.researchgate.net/publication/2982749_A_Nonvolatile_Programmable_Solid-Electrolyte_Nanometer_Switch〉
M. Tada, "NanoBridge Technology for Embedded Nonvolatile Memory Application", IEEE International Memory Workshop, pp. 101-104., (2022).
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、抵抗変化素子は、所望のデータ保持特性が得られない場合がごくまれに存在する。このような保持不良を起こすビットに対して、半導体装置はいくつかの対策を行い、所望の仕様を満たすように構成する。
【０００８】
一例として、冗長ビットとエラー訂正回路を設け、保持不良ビットが発生した際、エラーを訂正して読み出すことができる構成が知られている。しかしながら、抵抗変化素子のデータ保持特性が低いと、仕様を満たすために必要な冗長ビット数が多くなる傾向にあり、チップ面積が増大するという課題がある。したがって、抵抗変化素子は、データ保持特性が高いことが望まれる。
【０００９】
他の例として、工場出荷前に試験を行い、保持不良を起こしやすいビットを特定し、冗長ビットに置換する、もしくは、チップを廃棄する方法が考えられる。しかしながら、抵抗変化素子のデータ保持特性が低いと、仕様を満たすために必要な冗長ビット数が多くなり、チップ面積が増大するという課題がある。もしくは、抵抗変化素子のデータ保持特性が低いと、廃棄するチップが増大するという課題がある。したがって、抵抗変化素子は、データ保持特性が高いことが望まれる。
【００１０】
また、上述の保持不良を起こしやすいビットを特定する際に、識別精度が低いと、保持不良を起こさない正常のビットも冗長ビットに置換することになり、仕様を満たすために必要な冗長ビット数が多くなり、チップ面積が増大するという課題がある。もしくは、上述の保持不良を起こしやすいビットを特定する際に、識別精度が低いと、廃棄するチップが増大するという課題がある。したがって、データ保持特性の悪い抵抗変化素子を予測する際の偽陽性率を低減することが望まれる。
（【００１１】以降は省略されています）

関連特許