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公開番号2025128076
公報種別公開特許公報(A)
公開日2025-09-02
出願番号2025071125,2023564551
出願日2025-04-23,2021-09-03
発明の名称深層学習人工ニューラルネットワークにおけるアナログニューラルメモリ用の出力回路
出願人シリコンストーリッジテクノロージーインコーポレイテッド,SILICON STORAGE TECHNOLOGY, INC.
代理人弁理士法人英知国際特許商標事務所
主分類G11C 16/26 20060101AFI20250826BHJP(情報記憶)
要約【課題】深層学習人工ニューラルネットワークにおけるアナログニューラルメモリ用の出力回路を提供する。
【解決手段】出力ブロックは、電流-電圧変換器ITV3501-1～3501-i(iは、出力ブロック3500が受け取るビット線W+及びW-の対の数である)と、マルチプレクサ3502と、サンプルホールド回路3503-1～3503-kと、チャネルマルチプレクサ3504と、アナログーデジタル変換器3505と、を含む。ここでkはiと同じであるか又は異なる。出力ブロック3500は、アレイ内のビット線対から差動重み出力W+及びW-を受け取り、最終的に、アナログーデジタル変換器3505からのビット線対のうちの1つの出力を表すデジタル出力DOUTxを生成する。
【選択図】図35A
特許請求の範囲【請求項１】
不揮発性メモリセルの１つ以上のアレイから出力を生成するための出力回路であって、
複数の電流－電圧変換器であって、前記複数の電流－電圧変換器のそれぞれは、Ｗ＋値を記憶する前記１つ以上のアレイの１つ以上の不揮発性メモリセルに結合されたそれぞれのビット線から、及びＷ－値を記憶する前記１つ以上のアレイの１つ以上の不揮発性メモリセルに結合されたそれぞれのビット線から電流を受け取る、複数の電流－電圧変換器と、
前記複数の電流－電圧変換器からそれぞれの電圧出力を受け取るためのマルチプレクサと、
複数のサンプルホールド回路であって、それぞれのサンプルホールド回路は、保持された電圧出力を生成するために、前記マルチプレクサによって前記複数の電流－電圧変換器のうちの１つに選択的に結合されている、複数のサンプルホールド回路と、
前記複数のサンプルホールド回路から保持された電圧出力を受け取るチャネルマルチプレクサと、
前記チャネルマルチプレクサから前記保持された電圧出力を選択的に受け取り、前記保持された電圧出力をデジタル出力に変換するアナログ－デジタル変換器と、を備える、出力回路。
続きを表示（約 1,100 文字）【請求項２】
Ｗ＋値を記憶する前記１つ以上の不揮発性メモリセルに結合された前記ビット線と、Ｗ－値を記憶する前記１つ以上の不揮発性メモリセルに結合された前記ビット線とは、前記１つ以上のアレイのうちの同じアレイ内に位置する、請求項１に記載の出力回路。
【請求項３】
Ｗ＋値を記憶する前記１つ以上の不揮発性メモリセルに結合された前記ビット線と、Ｗ－値を記憶する前記１つ以上の不揮発性メモリセルに結合された前記ビット線とは、前記１つ以上のアレイのうちの異なるアレイ内に位置する、請求項１に記載の出力回路。
【請求項４】
前記不揮発性メモリセルの１つ以上のアレイのそれぞれは、ニューラルネットワークメモリアレイである、請求項１に記載の出力回路。
【請求項５】
前記１つ以上のアレイ内のそれぞれの不揮発性メモリセルは、３つ以上の可能な値のうちの１つを記憶し得る、請求項１に記載の出力回路。
【請求項６】
前記１つ以上のアレイ内の前記不揮発性メモリセルのそれぞれは、スプリットゲートフラッシュメモリセルである、請求項１に記載の出力回路。
【請求項７】
不揮発性メモリセルの１つ以上のアレイから出力を生成するための出力回路であって、前記出力回路は、
複数の電流－電圧変換器であって、前記複数の電流－電圧変換器のそれぞれは、Ｗ＋値を記憶する前記不揮発性メモリセルの１つ以上のアレイの１つ以上の不揮発性メモリセルに結合されたそれぞれのビット線から、及びＷ－値を記憶する前記不揮発性メモリセルの１つ以上のアレイの１つ以上の不揮発性メモリセルに結合されたそれぞれのビット線から電流を受け取り、前記受け取った電流を差動電圧出力に変換する、複数の電流－電圧変換器と、
前記差動電圧出力を受け取り、前記差動電圧出力をデジタル出力に変換するアナログーデジタル変換器と、を備える、出力回路。
【請求項８】
前記複数の電流－電圧変換器から前記差動電圧出力を受け取るマルチプレクサであって、前記アナログ－デジタル変換器は、前記マルチプレクサから前記差動電圧出力を選択的に受け取る、マルチプレクサを更に備える、請求項７に記載の出力回路。
【請求項９】
複数のサンプルホールド回路であって、それぞれのサンプルホールド回路は、前記マルチプレクサによって前記複数の電流－電圧変換器のうちの１つに選択的に結合されている、複数のサンプルホールド回路を更に備える、請求項８に記載の出力回路。
【請求項１０】
前記複数のサンプルホールド回路から電圧出力を受け取るチャネルマルチプレクサを更に備える、請求項９に記載の出力回路。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
（優先権の主張）
本出願は、参照により本明細書に組み込まれる、２０２１年５月１９日に出願された「ＨｙｂｒｉｄＯｕｔｐｕｔＡｒｃｈｉｔｅｃｔｕｒｅｆｏｒＡｎａｌｏｇＮｅｕｒａｌＭｅｍｏｒｙｉｎａＤｅｅｐＬｅａｒｎｉｎｇＡｒｔｉｆｉｃｉａｌＮｅｕｒａｌＮｅｔｗｏｒｋ」と題する米国特許仮出願第６３／１９０，２４０号、及び２０２１年８月３１日に出願された「ＯｕｔｐｕｔＣｉｒｃｕｉｔｆｏｒＡｎａｌｏｇＮｅｕｒａｌＭｅｍｏｒｙｉｎａＤｅｅｐＬｅａｒｎｉｎｇＡｒｔｉｆｉｃｉａｌＮｅｕｒａｌＮｅｔｗｏｒｋ」と題する米国特許出願第１７／４６３，０６３号の優先権を主張する。
続きを表示（約 2,700 文字）【０００２】
（発明の分野）
深層学習人工ニューラルネットワークにおけるアナログニューラルメモリ用のハイブリッド出力アーキテクチャについて多数の実施形態が開示される。
【背景技術】
【０００３】
人工ニューラルネットワークは、生物学的ニューラルネットワーク（動物の中枢神経系、特に脳）を模倣しており、多数の入力に依存し得、かつ、一般的に未知である関数を推定する又は近似するために使用される。人工ニューラルネットワークは、概して、お互いの間でメッセージを交換する相互接続した「ニューロン」の層を含む。
【０００４】
図１は人工ニューラルネットワークを示しており、図中、円は、入力又はニューロンの層を表す。接続（シナプスと呼ばれる）は、矢印によって表され、経験に基づいてチューニングされ得る数値の重みを有する。これにより、ニューラルネットワークは入力に適応し、学習可能になる。典型的には、ニューラルネットワークは、複数の入力の層を含む。典型的には、１つ以上のニューロンの中間層、及びニューラルネットワークの出力を提供するニューロンの１つの出力層が存在する。各レベルでニューロンは、シナプスから受信したデータに基づいて個々に又は集合的に決定を行う。
【０００５】
高性能情報処理用の人工ニューラルネットワークの開発における主要な課題のうちの１つは、適切なハードウェア技術の欠如である。実際には、実用ニューラルネットワークは、非常に多数のシナプスに依拠しており、これによりニューロン間の高い接続性、すなわち、非常に高度な計算処理の並列化が可能となる。原理的には、このような複雑性は、デジタルスーパーコンピュータ又は専用グラフィックプロセッシングユニットクラスタによって実現が可能である。しかしながら、高コストに加え、これらのアプローチはまた、生物学的ネットワークが主として低精度のアナログ計算を実施するのではるかに少ないエネルギーしか消費しないのと比較して、エネルギー効率が劣っていることに悩まされている。人工ニューラルネットワークにはＣＭＯＳアナログ回路が使用されてきたが、ほとんどのＣＭＯＳ実装シナプスは、多数のニューロン及びシナプスを前提とすると、嵩高過ぎていた。
【０００６】
出願人は以前に、参照により組み込まれる米国特許出願第１５／５９４，４３９号において、シナプスとして１つ以上の不揮発性メモリアレイを利用する人工（アナログ）ニューラルネットワークを開示した。不揮発性メモリアレイは、アナログニューラルメモリとして動作する。ニューラルネットワークデバイスは、第１の複数の入力を受け取って、それから第１の複数の出力を生成するように構成されている第１の複数のシナプス、及び第１の複数の出力を受け取るように構成された第１の複数のニューロンを含む。第１の複数のシナプスは複数のメモリセルを含み、メモリセルの各々は、半導体基板内に形成された、間にチャネル領域が延在する離間したソース領域及びドレイン領域と、チャネル領域の第１の部分の上方に絶縁されて配設される浮遊ゲートと、チャネル領域の第２の部分の上方に絶縁されて配設される非浮遊ゲートと、を含む。複数のメモリセルの各々は、浮遊ゲートの多くの電子に対応する重み値を記憶するように構成されている。複数のメモリセルは、第１の複数の入力に、記憶された重み値を乗算して第１の複数の出力を生成するように構成される。
【０００７】
不揮発性メモリセル
不揮発性メモリは、周知である。例えば、参照により本明細書に組み込まれる、米国特許第５，０２９，１３０号（「’１３０号特許」）は、フラッシュメモリセルの一種である、スプリットゲート不揮発性メモリセルのアレイを開示する。このようなメモリセル２１０を図２に示す。各メモリセル２１０は、半導体基板１２内に形成されたソース領域１４及びドレイン領域１６を含み、ソース領域１４とドレイン領域１６との間にはチャネル領域１８がある。浮遊ゲート２０は、チャネル領域１８の第１の部分の上方に絶縁されて形成され（並びに、チャネル領域１８の第１の部分の導電性を制御して）、ソース領域１４の一部分の上方にかけて形成される。ワード線端子２２（典型的には、ワード線に結合される）は、チャネル領域１８の第２の部分の上方に絶縁されて配設される、（並びに、チャネル領域１８の第２の部分の導電性を制御する）第１の部分と、浮遊ゲート２０の上方で上に延在する第２の部分と、を有する。浮遊ゲート２０及びワード線端子２２は、ゲート酸化物によって基板１２から絶縁される。ビット線２４はドレイン領域１６に結合される。
【０００８】
ワード線端子２２に高圧正電圧を加えることによって、メモリセル２１０に対して消去が行われ（電子が浮遊ゲートから除去される）、これによって、浮遊ゲート２０の電子は、浮遊ゲート２０からワード線端子２２までそれらの間にある絶縁体の中をファウラーノルドハイム（Fowler-Nordheim、ＦＮ）トンネリングを介して通過する。
【０００９】
メモリセル２１０は、ワード線端子２２に正電圧、及びソース領域１４に正電圧を加えることによって、ホットエレクトロンのソースサイド注入（source side injection、ＳＳＩ）によって、プログラムされる（電子が浮遊ゲートに加えられる）。電子流は、ドレイン領域１６からソース領域１４に向かって流れる。電子は加速し、ワード線端子２２と浮遊ゲート２０との間の間隙に達すると、発熱する。熱せられた電子の一部は、浮遊ゲート２０からの静電引力に起因して、浮遊ゲート２０にゲート酸化物を介して注入される。
【００１０】
メモリセル２１０は、ドレイン領域１６及びワード線端子２２に正の読み出し電圧を加える（ワード線端子の下方のチャネル領域１８の部分をオンにする）ことによって、読み出される。浮遊ゲート２０が正に帯電する（すなわち、電子を消去する）と、浮遊ゲート２０の下方のチャネル領域１８の部分も同様にオンになり、電流はチャネル領域１８を流れ、これは、消去された状態つまり「１」の状態として検知される。浮遊ゲート２０が負に帯電する（すなわち、電子でプログラムされる）と、浮遊ゲート２０の下方のチャネル領域の部分はほとんど又は完全にオフになり、電流はチャネル領域１８を流れず（又はほとんど流れず）、これは、プログラムされた状態つまり「０」の状態として検知される。
（【００１１】以降は省略されています）

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