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公開番号2025084795
公報種別公開特許公報(A)
公開日2025-06-03
出願番号2025022410,2024068581
出願日2025-02-14,2022-08-12
発明の名称共通設計からの全体ダイ及び部分ダイのテープアウト
出願人アップルインコーポレイテッド,Apple Inc.
代理人弁理士法人大塚国際特許事務所
主分類H10D 89/10 20250101AFI20250527BHJP()
要約【課題】共通の設計データベースからテープアウトされるチップ設計方法及び集積回路のセットを提供する。
【解決手段】チップ設計方法は、集積回路の全体インスタンスの領域を定義することと、1つ以上のせん断線を、1つ以上の部分インスタンスに関して除去される部分を識別するように定義することと、を含む。様々な技術及び機構が、共通の設計データベースからテープアウトを行うことを可能にするように定義され、それにより、部分インスタンスをテープアウトする労力が、全体インスタンスをテープアウトする労力よりも最小限に抑えることができる。
【選択図】図1
特許請求の範囲【請求項１】
方法であって、
集積回路設計に対応する設計データベースにおいて、半導体基板上で製造されたときに、前記集積回路設計によって占有される領域を規定することと、
前記領域を第１のサブ領域及び第２のサブ領域に区分するせん断線を規定することであって、前記第１のサブ領域と前記第２のサブ領域との組み合わせが、前記集積回路の全体インスタンスを表し、前記第１のサブ領域及びスタブ領域が、前記全体インスタンスよりも少ない回路構成要素を含む前記集積回路の部分インスタンスを表す、ことと、
前記設計データベースにおいて、前記第１のサブ領域内の前記集積回路の前記全体インスタンス及び前記部分インスタンスの両方に含まれる複数の回路構成要素の物理的位置を表すことであって、前記第１のサブ領域内の前記複数の回路構成要素の相対位置及び前記第１のサブ領域内の前記複数の回路構成要素のインターコネクトが、前記全体インスタンス及び前記部分インスタンスで変化しない、ことと、
前記設計データベースにおいて、前記全体インスタンスに含まれるが、前記第２のサブ領域の前記部分インスタンスから除外された他の複数の回路構成要素の物理的位置を表すことと、
前記設計データベースにおいて、前記スタブ領域に、そうでなければ前記第１及び第２のサブ領域間の前記せん断線を横断することになるワイヤの終端を規定して、前記部分インスタンスにおける前記第２のサブ領域の非存在下で、前記第１のサブ領域内の前記複数の回路構成要素の正確な動作を確実にすることと、
前記第１のサブ領域及び前記第２のサブ領域を使用して前記全体インスタンスに関する第１のデータセットを作成することであって、前記第１のデータセットが、前記全体インスタンスを製造するために前記全体インスタンスを規定する、ことと、
前記第１のサブ領域及び前記スタブ領域を使用して前記部分インスタンスに関する第２のデータセットを作成することであって、前記第２のデータセットが、前記部分インスタンスの製造のために前記部分インスタンスを規定する、ことと、を含む、方法。
続きを表示（約 1,300 文字）【請求項２】
前記スタブ領域が回路構成を除外する、請求項１に記載の方法。
【請求項３】
前記スタブ領域が、前記半導体基板の表面領域の上方の１つ以上のメタライゼーション層に配線のみを含む、請求項２に記載の方法。
【請求項４】
前記第２のサブ領域内の前記他の複数の回路構成要素が、前記第１のサブ領域内の前記複数の回路構成要素への複数の入力である複数の出力を含み、前記複数の回路構成要素が、入力として前記複数の入力のうちのそれぞれの入力を有する複数のマルチプレクサ回路を含み、前記方法が、前記スタブ領域に、前記複数のマルチプレクサ回路に対する複数の選択信号を表すことを更に含む、請求項１に記載の方法。
【請求項５】
前記複数の選択信号が、前記複数の入力が接続される前記入力とは異なる、前記複数のマルチプレクサ回路の入力を選択するバイナリ値で、前記スタブ領域内で終端される、請求項４に記載の方法。
【請求項６】
前記複数の選択信号が、前記全体インスタンスにおいて異なるバイナリ値で、前記第２のサブ領域内で終端される、請求項５に記載の方法。
【請求項７】
前記方法は、
前記半導体基板のそれぞれの角部に複数の除外ゾーンを規定することであって、前記集積回路を製造するために使用される製造プロセスの機械的要件に従って、前記複数の除外ゾーンから回路構成要素が除外される、ことと、
前記せん断線に隣接する前記第１のサブ領域の角部に追加の除外ゾーンを規定することであって、それにより、前記部分インスタンスが、前記部分インスタンスがその上に形成された前記半導体基板のそれぞれの角部に除外ゾーンを含む、ことと、を更に含む、請求項１に記載の方法。
【請求項８】
前記方法は、
前記第２のサブ領域に隣接する前記第１のサブ領域の縁部に沿って第２の除外ゾーンを規定することを更に含み、前記第２の除外ゾーンから制御崩壊チップ接続（Ｃ４）接続が除外される、請求項１に記載の方法。
【請求項９】
前記方法は、
前記第１のサブ領域内に、１つ以上の第１のアナログ入力を規定することと、
前記第２のサブ領域内に、１つ以上の第２のアナログ入力を規定することと、を更に含み、
前記第１の１つ以上のアナログ入力が、前記第１のサブ領域内に留まり、前記１つ以上の第２のアナログ入力が、前記第２のサブ領域内に留まる、請求項１に記載の方法。
【請求項１０】
前記方法は、
前記第１のサブ領域に、１つ以上の第１のクロックツリーを規定して、前記第１のサブ領域内にクロックを分配することと、
前記第２のサブ領域に、１つ以上の第２のクロックツリーを規定して、前記第２のサブ領域内にクロックに分配することと、を更に含み、
前記全体インスタンスにおいて、前記１つ以上の第１のクロックツリーが、前記１つ以上の第２のクロックツリーから電気的に絶縁されている、請求項１に記載の方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本明細書に記載の実施形態は、集積回路、より具体的には、全体及び部分テープアウトのために設計された集積回路に関連する。
続きを表示（約 1,100 文字）【背景技術】
【０００２】
集積回路は、単一の半導体基板又は「チップ」に統合された様々なデジタル論理回路及び／又はアナログ回路を含む。固定機能ハードウェアから、マイクロプロセッサ、プロセッサ、集積メモリコントローラ、及びシステムの中心とすることができる高度に統合されたチップを形成する様々な他の構成要素を含むシステムオンチップ（ＳＯＣ）に至るまで、多種多様な集積回路が存在する。
【０００３】
所与の集積回路は、様々なシステム（例えば、「汎用」構成要素）での使用のために設計することができる。所与の集積回路は、様々なシステムで使用されることを可能にする構成要素のセットを含むことができるが、特定のシステムは、全ての構成要素、又は全ての構成要素の全部の機能及び／又は性能を必要としない場合がある。余分な構成要素／機能は、事実上無駄になり、回収不能コストとシステム内の電力消費（少なくとも漏れ電力）をもたらす。制限付き電源（例えば、バッテリ）で少なくとも時に動作する携帯システムの場合、壁付きコンセントの本質的に無制限の供給とは対照的に、電力の非効率な使用は、制限付き供給の非効率な使用、更には制限付き供給で必要な充電間の許容できないほど短い時間につながる。
【０００４】
したがって、集積回路機能を所与のシステムの要件に一致させることは、高品質の製品を製造するために重要である。しかしながら、多くの様々なシステムのカスタム集積回路設計はまた、各集積回路の設計及び実証労力の点でコストを有する。
【図面の簡単な説明】
【０００５】
下記の詳細な説明は、以下に簡単に記載する添付図面を参照する。
【０００６】
全体及び部分インスタンスをサポートする集積回路設計の一実施形態のブロック図である。
【０００７】
図１に示す集積回路の全体及び部分インスタンスの様々な実施形態を示す図である。
図１に示す集積回路の全体及び部分インスタンスの様々な実施形態を示す図である。
図１に示す集積回路の全体及び部分インスタンスの様々な実施形態を示す図である。
【０００８】
集積回路の各サブ領域に局所クロックソースを有する、図１に示す集積回路の一実施形態のブロック図である。
【０００９】
集積回路の各サブ領域に局所アナログパッドを有する、図１に示す集積回路の一実施形態のブロック図である。
【００１０】
各サブ領域の角部における除外領域と、各サブ領域の縁部近傍の領域を除外するインターコネクト「バンプ」用の領域とを有する、図１に示す集積回路の一実施形態のブロック図である。
（【００１１】以降は省略されています）

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