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公開番号2025036567
公報種別公開特許公報(A)
公開日2025-03-14
出願番号2024229108,2021164347
出願日2024-12-25,2021-10-05
発明の名称半導体装置
出願人株式会社デンソー
代理人弁理士法人ゆうあい特許事務所
主分類H10D 84/80 20250101AFI20250306BHJP()
要約【課題】メイン素子の短絡耐量が低下することと抑制しつつ、誤判定することを抑制できる半導体装置を提供する。
【解決手段】センス素子Seおよびメイン素子Meのゲート電極15は、外部回路と接続される共通のパッド1cと接続されるようにする。センス素子Seおよびメイン素子Meは、それぞれ複数のゲート電極15を有しており、センス素子Seは、隣合うゲート電極15の中心間の間隔dsが、メイン素子Meの隣合うゲート電極15の中心間の間隔dmより狭くなるようにする。
【選択図】図3
特許請求の範囲【請求項１】
メイン素子（Ｍｅ）が形成されたメイン領域（Ｒｍ）およびセンス素子（Ｓｅ）が形成されたセンス領域（Ｒｓ）を有し、前記センス素子に検出抵抗（Ｒ）が接続されると共に前記検出抵抗で発生する電圧に基づいて前記メイン素子に流れるメイン電流が検出される半導体装置であって、
前記メイン素子および前記センス素子は、
第１導電型のドリフト層（１１）と、
前記ドリフト層上に形成された第２導電型のベース層（１２）と、
前記ベース層の表層部に形成され、前記ドリフト層より高不純物濃度とされた第１導電型の第１不純物領域（１６）と、
前記第１不純物領域と前記ドリフト層との間に挟まれた前記ベース層の表面に配置されたゲート絶縁膜（１４）と、
前記ゲート絶縁膜上に配置されたゲート電極（１５）と、
前記ドリフト層を挟んで前記ベース層と反対側に形成された第２不純物領域（２１）と、
前記第１不純物領域および前記ベース層と電気的に接続される第１電極（１９）と、
前記第２不純物領域と電気的に接続される第２電極（２２）と、を備え、
前記センス素子および前記メイン素子のゲート電極は、外部回路と接続される共通のパッド（１ｃ）と接続されており、
前記センス素子および前記メイン素子は、それぞれ複数の前記ゲート電極を有しており、
前記センス素子は、隣合う前記ゲート電極の中心間の間隔（ｄｓ）が、前記メイン素子の隣合う前記ゲート電極の中心間の間隔（ｄｍ）より狭くされている半導体装置。
続きを表示（約 3,200 文字）【請求項２】
前記センス素子および前記メイン素子は、それぞれ複数の前記ゲート電極を有しており、
前記センス素子に形成された全体のゲート電極のうちの前記共通のパッドに接続されるゲート電極の割合は、前記メイン素子に形成された全体のゲート電極のうちの前記共通のパッドに接続されるゲート電極の割合より高くされている請求項１に記載の半導体装置。
【請求項３】
メイン素子（Ｍｅ）が形成されたメイン領域（Ｒｍ）およびセンス素子（Ｓｅ）が形成されたセンス領域（Ｒｓ）を有し、前記センス素子に検出抵抗（Ｒ）が接続されると共に前記検出抵抗で発生する電圧に基づいて前記メイン素子に流れるメイン電流が検出される半導体装置であって、
前記メイン素子および前記センス素子は、
第１導電型のドリフト層（１１）と、
前記ドリフト層上に形成された第２導電型のベース層（１２）と、
前記ベース層の表層部に形成され、前記ドリフト層より高不純物濃度とされた第１導電型の第１不純物領域（１６）と、
前記第１不純物領域と前記ドリフト層との間に挟まれた前記ベース層の表面に配置されたゲート絶縁膜（１４）と、
前記ゲート絶縁膜上に配置されたゲート電極（１５）と、
前記ドリフト層を挟んで前記ベース層と反対側に形成された第２不純物領域（２１）と、
前記第１不純物領域および前記ベース層と電気的に接続される第１電極（１９）と、
前記第２不純物領域と電気的に接続される第２電極（２２）と、を備え、
前記センス素子および前記メイン素子のゲート電極は、外部回路と接続される共通のパッド（１ｃ）と接続されており、
前記センス素子および前記メイン素子は、それぞれ複数の前記ゲート電極を有しており、
前記センス素子に形成された全体のゲート電極のうちの前記共通のパッドに接続されるゲート電極の割合は、前記メイン素子に形成された全体のゲート電極のうちの前記共通のパッドに接続されるゲート電極の割合より高くされている半導体装置。
【請求項４】
前記第１不純物領域および前記ベース層が前記第１電極と接続される全体の割合に対する前記第１不純物領域が前記第１電極と接続される割合において、前記センス素子の前記第１不純物領域が前記第１電極と接続される割合は、前記メイン素子の前記第１不純物領域が前記第１電極と接続される割合より高くされている請求項１ないし３のいずれか１つに記載の半導体装置。
【請求項５】
メイン素子（Ｍｅ）が形成されたメイン領域（Ｒｍ）およびセンス素子（Ｓｅ）が形成されたセンス領域（Ｒｓ）を有し、前記センス素子に検出抵抗（Ｒ）が接続されると共に前記検出抵抗で発生する電圧に基づいて前記メイン素子に流れるメイン電流が検出される半導体装置であって、
前記メイン素子および前記センス素子は、
第１導電型のドリフト層（１１）と、
前記ドリフト層上に形成された第２導電型のベース層（１２）と、
前記ベース層の表層部に形成され、前記ドリフト層より高不純物濃度とされた第１導電型の第１不純物領域（１６）と、
前記第１不純物領域と前記ドリフト層との間に挟まれた前記ベース層の表面に配置されたゲート絶縁膜（１４）と、
前記ゲート絶縁膜上に配置されたゲート電極（１５）と、
前記ドリフト層を挟んで前記ベース層と反対側に形成された第２不純物領域（２１）と、
前記第１不純物領域および前記ベース層と電気的に接続される第１電極（１９）と、
前記第２不純物領域と電気的に接続される第２電極（２２）と、を備え、
前記センス素子および前記メイン素子のゲート電極は、外部回路と接続される共通のパッド（１ｃ）と接続されており、
前記第１不純物領域および前記ベース層が前記第１電極と接続される全体の割合に対する前記第１不純物領域が前記第１電極と接続される割合において、前記センス素子の前記第１不純物領域が前記第１電極と接続される割合は、前記メイン素子の前記第１不純物領域が前記第１電極と接続される割合より高くされている半導体装置。
【請求項６】
前記センス素子は、前記ベース層の不純物濃度が、前記メイン素子の前記ベース層の不純物濃度よりも低くされている請求項１ないし５のいずれか１つに記載の半導体装置。
【請求項７】
メイン素子（Ｍｅ）が形成されたメイン領域（Ｒｍ）およびセンス素子（Ｓｅ）が形成されたセンス領域（Ｒｓ）を有し、前記センス素子に検出抵抗（Ｒ）が接続されると共に前記検出抵抗で発生する電圧に基づいて前記メイン素子に流れるメイン電流が検出される半導体装置であって、
前記メイン素子および前記センス素子は、
第１導電型のドリフト層（１１）と、
前記ドリフト層上に形成された第２導電型のベース層（１２）と、
前記ベース層の表層部に形成され、前記ドリフト層より高不純物濃度とされた第１導電型の第１不純物領域（１６）と、
前記第１不純物領域と前記ドリフト層との間に挟まれた前記ベース層の表面に配置されたゲート絶縁膜（１４）と、
前記ゲート絶縁膜上に配置されたゲート電極（１５）と、
前記ドリフト層を挟んで前記ベース層と反対側に形成された第２不純物領域（２１）と、
前記第１不純物領域および前記ベース層と電気的に接続される第１電極（１９）と、
前記第２不純物領域と電気的に接続される第２電極（２２）と、を備え、
前記センス素子および前記メイン素子のゲート電極は、外部回路と接続される共通のパッド（１ｃ）と接続されており、
前記センス素子は、前記ベース層の不純物濃度が、前記メイン素子の前記ベース層の不純物濃度よりも低くされている半導体装置。
【請求項８】
前記センス素子は、前記ゲート絶縁膜の厚さが、前記メイン素子の前記ゲート絶縁膜の厚さより薄くされている請求項１ないし７のいずれか１つに記載の半導体装置。
【請求項９】
メイン素子（Ｍｅ）が形成されたメイン領域（Ｒｍ）およびセンス素子（Ｓｅ）が形成されたセンス領域（Ｒｓ）を有し、前記センス素子に検出抵抗（Ｒ）が接続されると共に前記検出抵抗で発生する電圧に基づいて前記メイン素子に流れるメイン電流が検出される半導体装置であって、
前記メイン素子および前記センス素子は、
第１導電型のドリフト層（１１）と、
前記ドリフト層上に形成された第２導電型のベース層（１２）と、
前記ベース層の表層部に形成され、前記ドリフト層より高不純物濃度とされた第１導電型の第１不純物領域（１６）と、
前記第１不純物領域と前記ドリフト層との間に挟まれた前記ベース層の表面に配置されたゲート絶縁膜（１４）と、
前記ゲート絶縁膜上に配置されたゲート電極（１５）と、
前記ドリフト層を挟んで前記ベース層と反対側に形成された第２不純物領域（２１）と、
前記第１不純物領域および前記ベース層と電気的に接続される第１電極（１９）と、
前記第２不純物領域と電気的に接続される第２電極（２２）と、を備え、
前記センス素子および前記メイン素子のゲート電極は、外部回路と接続される共通のパッド（１ｃ）と接続されており、
前記センス素子は、前記ゲート絶縁膜の厚さが、前記メイン素子の前記ゲート絶縁膜の厚さより薄くされている半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、メイン素子が形成されたメイン領域およびセンス素子が形成されたセンス領域を有する半導体装置に関するものである。
続きを表示（約 2,600 文字）【背景技術】
【０００２】
従来より、メイン素子が形成されたメイン領域およびセンス素子が形成されたセンス領域を有する半導体装置が提案されている（例えば、特許文献１参照）。具体的には、この半導体装置では、メイン素子およびセンス素子として、ゲート構造やエミッタ領域等を有する同じ構成のＩＧＢＴ（Insulated Gate Bipolar Transistorの略）素子が形成されている。また、メイン素子およびセンス素子（すなわち、メイン領域およびセンス領域）は、所定の面積比となるように形成されている。
【０００３】
このような半導体装置は、センス素子に検出抵抗が直列に接続され、検出抵抗の両端電圧を検出電圧としてメイン素子に流れるメイン電流が形成される。すなわち、まず、センス素子に流れるセンス電流が検出電圧に基づいて導出される。また、メイン素子に流れる電流およびセンス素子に流れる電流は、メイン素子とセンス素子の面積比に依存する。このため、メイン素子に流れるメイン電流は、センス素子に流れるセンス電流（すなわち、検出電圧）、およびメイン素子とセンス素子との面積比によって導出される。
【先行技術文献】
【特許文献】
【０００４】
特許第４７７０１１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、上記のような半導体装置では、検出電圧に基づいて半導体装置の状態判定も行われる。具体的には、半導体装置は、通常状態の電流に基づく検出電圧が所定の通常閾値未満である場合に通常動作が行われていると判定される。また、半導体装置は、過渡状態の電流に基づく検出電圧が所定の過渡閾値以上である場合に短絡動作が発生していると判定される。このため、上記のような半導体装置では、通常状態の電流が流れている際に過渡状態であると誤判定されることが抑制され、過渡状態の電流が流れている際に過渡状態でないと誤判定されないようにすることが好ましい。したがって、上記のような半導体装置では、通常状態の検出電圧および過渡状態の検出電圧が大きくなるようにすることが好ましい。
【０００６】
この場合、上記のような半導体装置では、センス素子に検出抵抗が接続されるため、実際のセンス素子のゲート－エミッタ間電圧は、メイン素子のゲート－エミッタ間電圧よりも低くなる。このため、メイン素子およびセンス素子の飽和電流密度を高くすることにより、検出電圧大きくすることが考えられる。しかしながら、メイン素子およびセンス素子の飽和電流密度を共に高くして検出電圧が大きくなるようにすると、メイン素子の短絡耐量が低下する可能性が高くなる。
【０００７】
本発明は上記点に鑑み、メイン素子の短絡耐量が低下することと抑制しつつ、誤判定することを抑制できる半導体装置を提供する。
【課題を解決するための手段】
【０００８】
上記目的を達成するための請求項１、３、５、７、９は、メイン素子（Ｍｅ）が形成されたメイン領域（Ｒｍ）およびセンス素子（Ｓｅ）が形成されたセンス領域（Ｒｓ）を有し、センス素子に検出抵抗（Ｒ）が接続されると共に検出抵抗で発生する電圧に基づいてメイン素子に流れるメイン電流が検出される半導体装置であって、メイン素子およびセンス素子は、第１導電型のドリフト層（１１）と、ドリフト層上に形成された第２導電型のベース層（１２）と、ベース層の表層部に形成され、ドリフト層より高不純物濃度とされた第１導電型の第１不純物領域（１６）と、第１不純物領域とドリフト層との間に挟まれたベース層の表面に配置されたゲート絶縁膜（１４）と、ゲート絶縁膜上に配置されたゲート電極（１５）と、ドリフト層を挟んでベース層と反対側に形成された第２不純物領域（２１）と、第１不純物領域およびベース層と電気的に接続される第１電極（１９）と、第２不純物領域と電気的に接続される第２電極（２２）と、を備え、センス素子およびメイン素子のゲート電極は、外部回路と接続される共通のパッド（１ｃ）と接続されている。
そして、請求項１は、センス素子およびメイン素子は、それぞれ複数のゲート電極を有しており、センス素子は、隣合うゲート電極の中心間の間隔（ｄｓ）が、メイン素子の隣合うゲート電極の中心間の間隔（ｄｍ）より狭くされている。
請求項３は、センス素子およびメイン素子は、それぞれ複数のゲート電極を有しており、センス素子に形成された全体のゲート電極のうちの共通のパッドに接続されるゲート電極の割合は、メイン素子に形成された全体のゲート電極のうちの共通のパッドに接続されるゲート電極の割合より高くされている。
請求項５は、第１不純物領域およびベース層が第１電極と接続される全体の割合に対する第１不純物領域が第１電極と接続される割合において、センス素子の第１不純物領域が第１電極と接続される割合は、メイン素子の第１不純物領域が第１電極と接続される割合より高くされている。
請求項７は、センス素子は、ベース層の不純物濃度が、メイン素子のベース層の不純物濃度よりも低くされている。
請求項９は、センス素子は、ゲート絶縁膜の厚さが、メイン素子のゲート絶縁膜の厚さより薄くされている。
【０００９】
請求項１、３、５、７、９によれば、検出抵抗が接続されていない状態において、センス飽和電流密度がメイン飽和電流密度より高くなる。このため、メイン飽和電流密度を高くし過ぎずにセンス飽和電流密度を高くでき、メイン素子の短絡耐量が低下することを抑制しつつ、通常判定および過渡判定が可能な範囲を広くでき、誤判定することを抑制できる。また、検出抵抗が接続されている状態においては、センス飽和電流密度がメイン飽和電流密度より低くなるようにすることにより、実際の使用状況下で誤判定することを抑制できる。
【００１０】
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
【図面の簡単な説明】
（【００１１】以降は省略されています）

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