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公開番号2024164326
公報種別公開特許公報(A)
公開日2024-11-26
出願番号2024156697,2023021098
出願日2024-09-10,2018-10-05
発明の名称半導体装置
出願人富士電機株式会社
代理人弁理士法人RYUKA国際特許事務所
主分類H01L 29/739 20060101AFI20241119BHJP(基本的電気素子)
要約【課題】トランジスタ部とダイオード部とを備える半導体装置を提供する。
【解決手段】半導体基板10に設けられたN-型のドリフト領域、複数のトレンチ部、複数のメサ部91～93、P型のベース領域14、N+型領域12、ゲート金属層50及びエミッタ電極52を備える半導体装置100であって、複数のトレンチ部は、予め定められた配列方向に沿って配列され、ゲート金属層と電気的に接続されるゲートトレンチ部40と、予め定められた配列方向に沿って配列されエミッタ電極と電気的に接続されるエミッタトレンチ部60と、を含み、半導体装置は、配列方向に少なくともトレンチ部が3つ連続して配列されるパターンを有するトランジスタ部70を備え、パターンは、N+型領域に接するゲートトレンチ部とN+型領域に接しないダミートレンチ部30と、を含む。
【選択図】図2A
特許請求の範囲【請求項１】
半導体基板に設けられたＮ－型のドリフト領域と、前記半導体基板の上面側に設けられた複数のトレンチ部と、複数の前記トレンチ部の間に設けられる複数のメサ部と、前記メサ部に設けられたＰ型のベース領域と、前記ベース領域と少なくとも１つの前記メサ部の上面との間に設けられたＮ＋型領域と、前記半導体基板の上面の上方に設けられたゲート金属層と、前記半導体基板の上面の上方に設けられた上面電極と、を備える半導体装置であって、
複数の前記トレンチ部は、
予め定められた配列方向に沿って配列され、前記ゲート金属層と電気的に接続される第１トレンチ部と、
予め定められた配列方向に沿って配列され、前記上面電極と電気的に接続される第２トレンチ部と、
を含み、
当該半導体装置は、前記配列方向に少なくとも前記第１トレンチ部が３つ連続して配列されるパターンを有するトランジスタ部を備え、前記パターンは、前記Ｎ＋型領域に接するゲートトレンチ部と前記Ｎ＋型領域に接しないダミートレンチ部と、を含む、
半導体装置。
続きを表示（約 1,300 文字）【請求項２】
前記半導体基板の上面と前記ゲート金属層および前記上面電極との間に介在する層間絶縁膜を備え、
複数の前記メサ部は、
前記配列方向の前記Ｎ＋型領域を通過する断面において、前記層間絶縁膜に設けられたコンタクトホールを介し前記上面電極と接続する第１メサ部と、
前記断面において、前記ダミートレンチ部と隣接し、前記層間絶縁膜に上面が覆われた第２メサ部と、を含む
請求項１に記載の半導体装置。
【請求項３】
１以上の前記第１メサ部を含む第１領域と、
２以上の前記第２メサ部及び前記パターンを含む第２領域と、を備え、
前記配列方向において、前記第１領域の両隣に前記第２領域が配置されている
請求項２に記載の半導体装置。
【請求項４】
前記第２トレンチ部が、前記第１領域に設けられている
請求項３に記載の半導体装置。
【請求項５】
前記トランジスタ部には、前記パターンが周期的に設けられている
請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
前記トレンチ部は、前記半導体基板の上面側に設けられたトレンチと、前記トレンチの内部に設けられるポリシリコンと、前記トレンチの内壁と前記ポリシリコンとの間に設けられる絶縁膜と、
を含む請求項１から５のいずれか１項に記載の半導体装置。
【請求項７】
複数の前記メサ部のうち、前記ダミートレンチ部と隣接する前記メサ部には、前記Ｎ＋型領域が設けられていない
請求項１から６のいずれか１項に記載の半導体装置。
【請求項８】
半導体基板に設けられたＮ－型のドリフト領域と、前記半導体基板の上面側に設けられた複数のトレンチと、複数の前記トレンチの間に設けられる複数のメサ部と、前記メサ部に設けられたＰ型のベース領域と、前記ベース領域と少なくとも１つの前記メサ部の上面との間に設けられたＮ＋型領域と、前記半導体基板の上面の上方に設けられたゲート金属層と、前記半導体基板の上面の上方に設けられた上面電極と、を備える半導体装置であって、
複数の前記トレンチは、前記ゲート金属層に電気的に接続されたポリシリコンが内部に設けられる第１トレンチ、第２トレンチおよび第３トレンチが予め定められた配列方向に連続して配列されるパターンを有し、
前記ポリシリコンは、絶縁膜を挟んで前記Ｎ＋型領域に隣接し、予め定められた電圧が印加されると前記ベース領域にチャネルを形成する第１ポリシリコンと、絶縁膜を挟んで前記Ｎ＋型領域に隣接しない第２ポリシリコンと、を含む
半導体装置。
【請求項９】
前記第１ポリシリコンと前記第２ポリシリコンの比率で、ゲートエミッタ間容量が調整されている
請求項８に記載の半導体装置。
【請求項１０】
前記メサ部において、前記ドリフト領域と前記ベース領域との間に設けられた、Ｎ型の蓄積領域を備える
請求項１から９のいずれか１項に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置に関する。
続きを表示（約 1,600 文字）【背景技術】
【０００２】
従来、トランジスタ部およびダイオード部を有する半導体装置が知られている（例えば、特許文献１参照）。また、電流センス部を有する半導体装置が知られている（例えば、特許文献２、３参照）。
特許文献１国際公開第２０１５／０６８２０３号
特許文献２特開２０１５－１７９７０５号公報
特許文献３特開平１０－１０７２８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
半導体装置では、ノイズの影響を低減したり、電流集中を緩和したりして、素子の破壊耐性を向上することが求められている。
【課題を解決するための手段】
【０００４】
本発明の第１の態様においては、半導体基板に設けられたＮ－型のドリフト領域と、前記半導体基板の上面側に設けられた複数のトレンチ部と、複数の前記トレンチ部の間に設けられる複数のメサ部と、前記メサ部に設けられたＰ型のベース領域と、前記ベース領域と少なくとも１つの前記メサ部の上面との間に設けられたＮ＋型領域と、前記半導体基板の上面の上方に設けられたゲート金属層と、前記半導体基板の上面の上方に設けられた上面電極と、を備える半導体装置を提供する。上記半導体装置において、複数の前記トレンチ部は、予め定められた配列方向に沿って配列され、前記ゲート金属層と電気的に接続される第１トレンチ部を含んでよい。上記いずれかの半導体装置において、複数の前記トレンチ部は、予め定められた配列方向に沿って配列され、前記上面電極と電気的に接続される第２トレンチ部を含んでよい。上記いずれかの半導体装置は、前記配列方向に少なくとも前記第１トレンチ部が３つ連続して配列されるパターンを有するトランジスタ部を備えてよい。上記いずれかの半導体装置において、前記パターンは、前記Ｎ＋型領域に接するゲートトレンチ部と前記Ｎ＋型領域に接しないダミートレンチ部と、を含んでよい。
【０００５】
上記いずれかの半導体装置は、前記半導体基板の上面と前記ゲート金属層および前記上面電極との間に介在する層間絶縁膜を備えてよい。上記いずれかの半導体装置において、複数の前記メサ部は、前記配列方向の前記Ｎ＋型領域を通過する断面において、前記層間絶縁膜に設けられたコンタクトホールを介し前記上面電極と接続する第１メサ部を含んでよい。上記いずれかの半導体装置において、複数の前記メサ部は、前記断面において、前記ダミートレンチ部と隣接し、前記層間絶縁膜に上面が覆われた第２メサ部と、を含んでよい。
【０００６】
上記いずれかの半導体装置は、１以上の前記第１メサ部を含む第１領域を備えてよい。上記いずれかの半導体装置は、２以上の前記第２メサ部及び前記パターンを含む第２領域を備えてよい。上記いずれかの半導体装置の前記配列方向において、前記第１領域の両隣に前記第２領域が配置されていてよい。
【０００７】
上記いずれかの半導体装置において、前記第２トレンチ部が、前記第１領域に設けられていてよい。
【０００８】
上記いずれかの半導体装置において、前記トランジスタ部には、前記パターンが周期的に設けられていてよい。
【０００９】
上記いずれかの半導体装置において、前記トレンチ部は、前記半導体基板の上面側に設けられたトレンチと、前記トレンチの内部に設けられるポリシリコンと、前記トレンチの内壁と前記ポリシリコンとの間に設けられる絶縁膜を含んでいてよい。
【００１０】
上記いずれかの半導体装置において、複数の前記メサ部のうち、前記ダミートレンチ部と隣接する前記メサ部には、前記Ｎ＋型領域が設けられていなくてよい。
（【００１１】以降は省略されています）

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