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公開番号2024144216
公報種別公開特許公報(A)
公開日2024-10-11
出願番号2024040185
出願日2024-03-14
発明の名称制御装置
出願人三菱電機株式会社
代理人弁理士法人深見特許事務所
主分類G06F 13/28 20060101AFI20241003BHJP(計算;計数)
要約【課題】制御対象機器を制御する制御装置において、受信データを用いてプロセッサが演算処理を実行する時間をできるだけ確保することが可能な技術を提供する。
【解決手段】制御対象機器を制御するための制御装置は、キャッシュメモリを有するプロセッサと、ディスクリプタを有するDMAコントローラと、共有メモリと、接続ポートを介して制御対象機器と通信する通信装置とを備える。通信装置は、接続ポートを介して受信した受信フレームを共有メモリに格納した後、起動信号をDMAコントローラへ送信することによりDMAコントローラを起動する。DMAコントローラは、ディスクリプタに含まれる複数のエントリの中から受信フレームに対応する第1エントリを選択し、選択された第1エントリに含まれるDMA転送に関する設定情報に基づいて、受信フレームを共有メモリからキャッシュメモリへ転送する。
【選択図】図1
特許請求の範囲【請求項１】
制御対象機器を制御するための制御装置であって、
キャッシュメモリを有するプロセッサと、
ディスクリプタを有するＤＭＡコントローラと、
共有メモリと、
接続ポートを介して前記制御対象機器と通信する通信装置とを備え、
前記通信装置は、前記接続ポートを介して受信した受信フレームを前記共有メモリに格納した後、起動信号を前記ＤＭＡコントローラへ送信することにより前記ＤＭＡコントローラを起動し、
前記ＤＭＡコントローラは、
前記ディスクリプタに含まれる複数のエントリの中から前記受信フレームに対応する第１エントリを選択し、
選択された前記第１エントリに含まれるＤＭＡ転送に関する設定情報に基づいて、前記受信フレームを前記共有メモリから前記キャッシュメモリへ転送する、制御装置。
続きを表示（約 1,800 文字）【請求項２】
前記通信装置は、
前記複数のエントリにそれぞれ対応する複数の設定値と、前記受信フレームに含まれる規定情報が示す値とを比較することにより、前記複数の設定値の中から前記規定情報に対応する１の設定値を判定し、
前記１の設定値に対応するエントリの番号を前記起動信号とともに前記ＤＭＡコントローラへ送信し、
前記ＤＭＡコントローラは、前記１の設定値に対応するエントリの番号に基づいて、前記複数のエントリの中から前記第１エントリを選択する、請求項１に記載の制御装置。
【請求項３】
前記１の設定値は、前記規定情報が示す値と同一の値であり、
前記ＤＭＡコントローラは、前記複数のエントリのうち、前記１の設定値に対応するエントリの番号と同一の番号を有するエントリを、前記第１エントリとして選択する、請求項２に記載の制御装置。
【請求項４】
前記設定情報は、転送元アドレスと、転送先アドレスと、転送データのサイズとを含む、請求項１～請求項３のいずれか１項に記載の制御装置。
【請求項５】
前記規定情報は、前記受信フレームに含まれる送信元アドレスまたはタイプである、請求項３に記載の制御装置。
【請求項６】
前記第１エントリに含まれる前記設定情報は、前記受信フレームの前記共有メモリから前記キャッシュメモリへの転送処理が完了した後に、他のエントリに含まれる前記設定情報に基づく前記転送処理が実行されるか否かを示す第１フラグをさらに含み、
前記他のエントリに含まれる前記設定情報に基づく前記転送処理が実行されないことを前記第１フラグが示している場合、前記ＤＭＡコントローラは、前記第１エントリに含まれる前記設定情報に基づく前記転送処理が完了した後に当該完了を示す第１完了情報を前記通信装置へ送信する、請求項１～請求項３のいずれか１項に記載の制御装置。
【請求項７】
前記通信装置は、
第１通信周期において前記受信フレームを受信する毎に前記受信フレームを前記共有メモリに格納するとともに、前記起動信号を前記ＤＭＡコントローラへ送信し、
前記第１通信周期が終了して第２通信周期へ切り替わり、かつ、前記第１通信周期において受信した各前記受信フレームについての前記第１完了情報を前記ＤＭＡコントローラから受信した場合、前記第１通信周期における前記転送処理の完了を示す第２完了情報を前記プロセッサに送信する、請求項６に記載の制御装置。
【請求項８】
前記第１エントリに含まれる前記設定情報は、前記第１エントリが最終エントリであるか否かを示す第２フラグをさらに含み、
前記他のエントリに含まれる前記設定情報に基づく前記転送処理が実行されることを前記第１フラグが示しており、かつ、前記第１エントリが前記最終エントリではないことを前記第２フラグが示している場合、前記ＤＭＡコントローラは、前記複数のエントリのうち、前記第１エントリの番号の次の番号を有する第２エントリを選択し、前記第２エントリに含まれる前記設定情報に基づいて、前記受信フレームを前記共有メモリから前記キャッシュメモリへ転送する、請求項６に記載の制御装置。
【請求項９】
前記ＤＭＡコントローラは、複数の前記ディスクリプタを有し、
前記通信装置は、前記接続ポートの番号および前記通信装置の通信周期の番号の少なくとも一方に基づいて、複数の前記ディスクリプタのうちの対応するディスクリプタを起動するための前記起動信号を前記ＤＭＡコントローラに送信する、請求項１～請求項３のいずれか１項に記載の制御装置。
【請求項１０】
前記通信装置は、前記受信フレームに含まれる規定サイズのデータを受信する毎に、前記規定サイズのデータを前記共有メモリに格納した後、前記起動信号を前記ＤＭＡコントローラへ送信し、
前記ＤＭＡコントローラは、前記起動信号を受信する毎に、前記受信フレームに対応する前記第１エントリに含まれる前記設定情報に基づいて、前記規定サイズのデータを前記共有メモリから前記キャッシュメモリへ転送する、請求項１～請求項３のいずれか１項に記載の制御装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、制御装置に関する。
続きを表示（約 1,500 文字）【背景技術】
【０００２】
プログラマブルロジックコントローラ（以下、ＰＬＣ）、コンピュータ数値制御（以下、ＣＮＣ）装置等は、産業用ネットワークを介して、Ｉ／Ｏデバイス、インバータ、サーボアンプ等の機器と接続される。産業用ネットワークには、複数の機器を安定的に制御するために通信周期が設定され、それによりリアルタイム性が確保される。
【０００３】
しかし、接続される機器によって制御周期が異なったり、機器の制御データおよびその他のデータ等が存在したりする。そのため、重要なデータをより多くＣＰＵ（Central Processing Unit）が処理するために、より優先度の高いデータを共有メモリへ優先的に転送することが考えられる。
【０００４】
例えば、国際公開第２０２１／１８１８７４号（特許文献１）に係る通信制御機器は、ネットワークから受信した受信データをメインメモリへと転送するために、受信データを互いに異なる優先順位が予め付与された複数の受信キューのいずれかに格納する。通信制御機器は、基準テーブルに従って、受信データを格納する受信キューを、複数の受信キューの中から選択する。
【先行技術文献】
【特許文献】
【０００５】
国際公開第２０２１／１８１８７４号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１によると、優先度の高いデータをより多くメインメモリに転送することができると考えられる。しかし、ＣＰＵがデータを用いて演算等の処理を行なうためには、ＣＰＵが共有メモリとキャッシュメモリとの間でデータを転送（コピー）する必要があり、ＣＰＵが演算等の処理を行なうための時間が消費される。
【０００７】
ＣＰＵの代わりに、ＤＭＡ（Direct Memory Access）コントローラがデータの転送処理を行なうことによりデータ転送時間を短縮することが考えられる。この場合、ネットワークからデータを受信する毎に、ＣＰＵがＤＭＡコントローラを起動するための設定処理を行なう時間が必要となる。そのため、ＣＰＵが実行する他処理の実行時間も延びてしまい、ＣＰＵが演算等の処理を行なうための時間が消費されてしまうという課題がある。
【０００８】
本開示のある局面における目的は、制御対象機器を制御する制御装置において、受信データを用いてプロセッサが演算処理を実行する時間をできるだけ確保することが可能な技術を提供することである。
【課題を解決するための手段】
【０００９】
ある実施の形態に従うと、制御対象機器を制御するための制御装置が提供される。制御装置は、キャッシュメモリを有するプロセッサと、ディスクリプタを有するＤＭＡコントローラと、共有メモリと、接続ポートを介して制御対象機器と通信する通信装置とを備える。通信装置は、接続ポートを介して受信した受信フレームを共有メモリに格納した後、起動信号をＤＭＡコントローラへ送信することによりＤＭＡコントローラを起動する。ＤＭＡコントローラは、ディスクリプタに含まれる複数のエントリの中から受信フレームに対応する第１エントリを選択し、選択された第１エントリに含まれるＤＭＡ転送に関する設定情報に基づいて、受信フレームを共有メモリからキャッシュメモリへ転送する。
【発明の効果】
【００１０】
本開示によると、制御対象機器を制御する制御装置において、受信データを用いてプロセッサが演算処理を実行する時間をできるだけ確保することが可能となる。
【図面の簡単な説明】
（【００１１】以降は省略されています）

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