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公開番号2024137195
公報種別公開特許公報(A)
公開日2024-10-07
出願番号2023048621
出願日2023-03-24
発明の名称半導体装置、及び高周波スイッチ
出願人株式会社東芝,東芝デバイス&ストレージ株式会社
代理人個人,個人,個人,個人
主分類H01L 21/3205 20060101AFI20240927BHJP(基本的電気素子)
要約
【課題】機械的衝撃に起因した損傷を抑制しつつ、回路素子に対する容量結合の低減が可能である半導体装置、及び高周波スイッチを提供する。
【解決手段】半導体装置は、半導体基板と、回路素子と、第1配線層と、素子保護部材を備える。回路素子は、半導体基板の上面側に形成され、少なくとも1つのスイッチング素子を有する。第1配線層は、回路素子に電気的に接続される複数の第1配線を有し、第1層間絶縁膜を介して前記半導体基板の上方に設けられる。素子保護部材は、回路素子の周囲を上面に沿って延伸して構成され、導電性の部材で不連続に囲む。第1配線層内における第1配線の間の第1配線絶縁膜は、比誘電率が3.5以上の酸化絶縁膜からなる。
【選択図】図3
特許請求の範囲【請求項１】
半導体基板と、
前記半導体基板の上面側に形成され、少なくとも１つのスイッチング素子を有する回路素子と、
前記回路素子に電気的に接続される複数の第１配線を有し、第１層間絶縁膜を介して前記半導体基板の上方に設けられた第１配線層と、
前記回路素子の周囲を前記上面に沿って延伸して構成され、導電性の部材で不連続に囲む素子保護部材と、
を備え、
前記複数の第１配線の間の第１配線絶縁膜は、比誘電率が３．５以上の酸化絶縁膜からなる、半導体装置。
続きを表示（約 1,900 文字）【請求項２】
前記半導体基板の上方に、ｎ個（ｎは１以上の整数）の層間絶縁膜と、ｎ個の配線層（ｎは１以上の整数）とが交互に配置され、
前記素子保護部材は、前記ｎ個の層間絶縁膜及び前記ｎ個の配線層のうちの少なくともいずれかにおいて、前記半導体基板の上面に沿って延伸して構成される、請求項１に記載の半導体装置。
【請求項３】
前記ｎ個の層間絶縁膜のうちの少なくともいずれかに構成される前記素子保護部材は、導電性の第１部材であり、前記ｎ個の配線層のうちの少なくともいずれかに構成される前記素子保護部材は、導電性の第２部材であり、
前記半導体基板の上面に直交する方向で上下に隣接する前記第１部材と前記第２部材とは一体構造物であり、前記回路素子の周囲を不連続に延伸している方向の前記一体構造物の長さは、設置されている位置によって異なる、請求項２に記載の半導体装置。
【請求項４】
前記回路素子は、
直列に接続された複数の前記スイッチング素子を有する第１素子領域を有し、
前記複数の前記スイッチング素子は、前記半導体基板の上面の一方向に沿って列状に多段に連結され、
前記一方向に沿って延伸して構成される前記一体構造物の前記長さは、多段に連結されたスイッチング素子の段数が増すにつれて短くなる、請求項３に記載の半導体装置。
【請求項５】
前記回路素子は、
前記スイッチング素子を有する第１素子領域と、
前記スイッチング素子を制御する第２素子領域と、
を有し、
前記素子保護部材のうちの前記第１素子領域の傍に構成される第１素子保護部材では、前記第１素子保護部材の前記一体構造物は、前記第１素子保護部材が延伸する方向に第１長さで構成され、
前記素子保護部材のうちの前記第２素子領域の傍に構成される第２素子保護部材では、前記第２素子保護部材の前記一体構造物は、前記第２素子保護部材が延伸する方向に前記第１長さより長い第２長さで構成される、請求項３に記載の半導体装置。
【請求項６】
前記ｎ個の層間絶縁膜及び前記ｎ個の配線層のうちの最上層だけに前記素子保護部材が構成される、請求項３に記載の半導体装置。
【請求項７】
前記半導体基板は、ＳＯＩ基板に形成され、
前記第１配線層の上方に第２層間絶縁膜を介して設けられた第２配線層を更に備え、
前記スイッチング素子の第１領域に接続される前記第２配線層内の第１領域配線と、前記スイッチング素子の第１領域と異なる第２領域に接続される前記第２配線層内の第２領域配線とは、第１方向に延伸して並列に配線され、前記第１方向と直交する第２方向において、前記第２配線層内で対向しない構造であり、
前記第２配線層内における複数の第２配線の間の第２配線絶縁膜は、比誘電率が３．５以上の酸化絶縁膜からなる、請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記スイッチング素子において、前記第１配線層、及び前記第２配線層内の配線は、Ｃｕ配線であり、
前記第１領域に接続される前記第１配線層内の第３領域配線と、前記第２領域に接続される前記第１配線層内の第４領域配線とは、前記第１方向に延伸して配線され、前記第２方向において、前記第１配線層内で対向する構造である、請求項７に記載の半導体装置。
【請求項９】
前記半導体基板と共にＳＯＩ基板に構成され、前記半導体基板の下面側で、前記半導体基板を支持する支持基板を更に備え、
前記第１素子保護部材は、前記支持基板に電気的に接続されず、
前記第２素子保護部材は、前記支持基板に電気的に接続されている、請求項５に記載の半導体装置。
【請求項１０】
半導体基板と、
前記半導体基板の上面側に形成され、スイッチング素子を有する第１素子領域と、前記スイッチング素子を制御する第２素子領域と、を有する回路素子と、
前記回路素子に電気的に接続される複数の第１配線を有し、第１層間絶縁膜を介して前記半導体基板の上方に設けられた第１配線層と、
前記回路素子の周囲を前記上面に沿って延伸して構成され、導電性の部材で不連続に囲む素子保護部材と、
を備え、
前記複数の第１配線の間の第１配線絶縁膜は、比誘電率が３．５以上の酸化絶縁膜からなる、高周波スイッチ。

発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体装置、及び高周波スイッチに関する。
続きを表示（約 2,300 文字）【背景技術】
【０００２】
回路素子を有する半導体装置では、回路素子と電気的に接続されるプラグと配線の積層構造が構成される。また、半導体装置が構成される半導体ウェハをダイシングしたときに、ダイシング時の機械的衝撃に起因して生じる半導体ウェハのかけなどにより半導体装置が損傷する恐れがある。このため、このような半導体装置では、機械的衝撃による損傷を防ぐため、半導体装置の周囲にチップリング（ビアリング、クラックストッパー、メタルリング、メタルフェンス等）が一般に構成される。ところが、チップリングと回路素子との容量結合を増加させてしまう恐れがある。
【先行技術文献】
【特許文献】
【０００３】
特許５５６７３０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、機械的衝撃に起因した損傷を抑制しつつ、回路素子に対する容量結合の低減が可能である半導体装置、及び高周波スイッチを提供することである。
【課題を解決するための手段】
【０００５】
本実施形態によれば、半導体装置は、半導体基板と、回路素子と、第１配線層と、素子保護部材を備える。回路素子は、半導体基板の上面側に形成され、少なくとも１つのスイッチング素子を有する。第１配線層は、回路素子に電気的に接続される複数の第１配線を有し、第１層間絶縁膜を介して前記半導体基板の上方に設けられる。素子保護部材は、回路素子の周囲を上面に沿って延伸して構成され、導電性の部材で不連続に囲む。第１配線層内における第１配線の間の第１配線絶縁膜は、比誘電率が３．５以上の酸化絶縁膜からなる。
【図面の簡単な説明】
【０００６】
本実施形態に係る半導体装置を表す平面図。
図１のＡＡ断面図。
図２のＣＣ断面に沿ったチップリングを立体的に示す模式図。
Ｃｕ多層配線構造の詳細の構成例を示す断面図。
チップリングと、回路素子との容量結合を模式的に示す図。
チップリングを二重構造にした例を立体的に示す図。
チップリングにおける２種類の一体構造物を立体的に示す模式図。
チップリングにおける構造物立体的に示す模式図。
第４配線層にチップリングを構成した例を示す断面図。
チップリングにおける構造物を立体的に示す模式図。
第２実施形態に係る半導体装置の構成例を示す平面図。
第１素子領域の詳細な構成例を示す図。
オフ容量のネットワークを示す図。
第１層配線以下のスイッチング素子の断面図。
スイッチング素子のＣｕ多層配線構造を立体的に示す図。
第１素子領域内のＣｕ多層配線構造を立体的に示す図。
比較例に係る半導体装置の平面図。
ＦＳＧ膜の配置の典型的な構成例を示す図。
比較例のオフ容量と、本実施形態に係るオフ容量とを示す表。
比較例のオフ容量と、本実施形態に係るオフ容量とを示す表。
第３実施形態に係る半導体装置の平面図。
第３実施形態に係る半導体装置の一部を示す平面図。
図１９のチップリングの一体構造物を立体的に示す図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して本発明の実施形態を説明する。以下の実施形態では、半導体装置、及び高周波スイッチの特徴的な構成および動作を中心に説明するが、半導体装置、及び高周波スイッチには以下の説明で省略した構成および動作が存在しうる。
【０００８】
（第１実施形態）
【０００９】
以下に、本発明の各実施形態について図面を参照しつつ説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００１０】
図１乃至図４を用いて本実施形態に係る半導体装置１００の構成例を説明する。図１は、本実施形態に係る半導体装置１００を表す平面図である。図２は、図１のＡＡ断面図である。図３は、図２のＣＣ断面に沿ったチップリング６０を模式的に示す立体模式図である。図４は、図１のＢＢ断面図であり、Ｃｕ多層配線構造の詳細な構成例を示す図である。図１乃至図４に示すように、本実施形態に係る半導体装置１００は、支持基板１０と、絶縁層（ＢＯＸ：ＢｕｒｉｅｄＯｘｉｄｅ）２０と、半導体基板３０と、複数の層間絶縁膜４０ａ～４０ｄと、複数のプラグ４１ａ～４１ｄと、複数の配線層４２、４４、４６、４８と、回路素子５０と、チップリング６０とを備えている。更に図１及び図４には、回路素子５０に接続される電極配線８０の一部が図示されている。なお、図１では、電極配線８０の一部の位置を直線で模式的に示している。また、図２では、図示を簡略化するため、後述する窒化膜７１の記載を省略している。さらにまた、本実施形態では、支持基板１０の主面と平行な面をｘｙ平面とする。このｘｙ平面に直交する方向をｚ方向とし、ｚのプラス方向を上方、或いは上側と称する。
（【００１１】以降は省略されています）

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