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公開番号2024135028
公報種別公開特許公報(A)
公開日2024-10-04
出願番号2023045519
出願日2023-03-22
発明の名称半導体装置およびその製造方法
出願人キオクシア株式会社
代理人個人,個人,個人
主分類H10B 43/20 20230101AFI20240927BHJP()
要約【課題】書き込みや消去等の特性の向上を図ることができる半導体装置を提供する。
【解決手段】半導体装置は、導電体層及び絶縁体層を含む積層体と、ブロック絶縁層と、チャネル層と、ブロック絶縁層と、チャネル層との間に設けられる電荷蓄積層と、電荷蓄積層と、チャネル層との間に設けられるトンネル層と、を備え、電荷蓄積層は、Al、Mo、Nb、Hf、Zr、Ti、B、及びPのうちの少なくとも1つと、Siと、Nと、を含む第1電荷蓄積層と、Siと、Nと、を含み、Siが、第1電荷蓄積層におけるSiの濃度である第1濃度より高い第2濃度で含有され、第1電荷蓄積層とトンネル層との間に設けられる第2電荷蓄積層と、SiON(酸窒化ケイ素)、SiOCN(酸炭窒化ケイ素)、及びAlOx(酸化アルミニウム)のうちの少なくとも1つを含み、第1電荷蓄積層と第2電荷蓄積層との間に設けられる誘電層と、を含む。
【選択図】図1
特許請求の範囲【請求項１】
交互に積層される導電体層及び絶縁体層を含む積層体と、
前記積層体の側面に沿って設けられるブロック絶縁層と、
チャネル層と、
前記ブロック絶縁層と、前記チャネル層との間に設けられる電荷蓄積層と、
前記電荷蓄積層と、前記チャネル層との間に設けられるトンネル層と、
を備え、
前記電荷蓄積層は、
Ａｌ、Ｍｏ、Ｎｂ、Ｈｆ、Ｚｒ、Ｔｉ、Ｂ、及びＰのうちの少なくとも１つと、Ｓｉと、Ｎと、を含む第１電荷蓄積層と、
Ｓｉと、Ｎと、を含み、Ｓｉが、前記第１電荷蓄積層におけるＳｉの濃度である第１濃度より高い第２濃度で含有され、前記第１電荷蓄積層と前記トンネル層との間に設けられる第２電荷蓄積層と、
Ｏを含み、前記第１電荷蓄積層と前記第２電荷蓄積層との間に設けられる誘電層と、
を含む、
半導体装置。
続きを表示（約 1,000 文字）【請求項２】
前記誘電層は、ＳｉＯＮ（酸窒化ケイ素）、ＳｉＯＣＮ（酸炭窒化ケイ素）、及びＡｌＯｘ（酸化アルミニウム）のうちの少なくとも１つを含む、請求項１に記載の半導体装置。
【請求項３】
前記ブロック絶縁層と、前記第１電荷蓄積層との間に設けられ、ＡｌＯｘを含む界面ダイポール層を含む、
請求項１に記載の半導体装置。
【請求項４】
前記界面ダイポール層のＡｌＯｘの添加濃度は１ｘ１０
１４
ａｔｏｍｓ／ｃｍ
２
以上１ｘ１０
１５
ａｔｏｍｓ／ｃｍ
２
以下である、
請求項３に記載の半導体装置。
【請求項５】
前記第１電荷蓄積層と、前記誘電層との間に設けられ、ＳｉＣＮまたはＳｉＯＣＮを含む酸化防止層を含む、
請求項１に記載の半導体装置。
【請求項６】
前記酸化防止層は、含有するＳｉＣＮまたはＳｉＯＣＮのＣの濃度が、前記酸化防止層の前記トンネル層側より前記ブロック絶縁層側のほうが高くなるように設けられる、
請求項５に記載の半導体装置。
【請求項７】
前記第１電荷蓄積層は、Ａｌ、Ｍｏ、Ｎｂ、Ｈｆ、Ｚｒ、Ｔｉ、Ｂ、及びＰのうちの少なくとも１つの酸窒化物を含む、請求項１に記載の半導体装置。
【請求項８】
前記第１電荷蓄積層は、１ｘ１０
１９
ａｔｏｍｓ／ｃｍ
２
以上５ｘ１０
２０
ａｔｏｍｓ／ｃｍ
２
以下の濃度でＡｌ、Ｍｏ、Ｎｂ、Ｈｆ、Ｚｒ、Ｔｉ、Ｂ、及びＰのうちの少なくとも１つを含む、
請求項１に記載の半導体装置。
【請求項９】
前記誘電層は、添加濃度が１ｘ１０
１４
ａｔｏｍｓ／ｃｍ
２
以上１ｘ１０
１５
ａｔｏｍｓ／ｃｍ
２
以下のＡｌＯｘを含む、
請求項２に記載の半導体装置。
【請求項１０】
前記第１電荷蓄積層と、前記誘電層との間に設けられ、ＳｉＣＮまたはＳｉＯＣＮを含む酸化防止層を含み、
前記誘電層は、ＡｌＯｘを含む、
請求項３に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体装置およびその製造方法に関する。
続きを表示（約 2,300 文字）【背景技術】
【０００２】
複数の絶縁層と複数の金属層とが積層されて設けられた３次元構造を有するＮＡＮＤ型フラッシュメモリなどの半導体装置が提案されている。半導体装置は、書き込みや消去等の特性の向上が望まれている。
【先行技術文献】
【特許文献】
【０００３】
特開２０２０－１５５４８２号公報
特開２０２２－１４３４７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態によれば、書き込みや消去等の特性の向上を図ることができる半導体装置が提供される。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置は、交互に積層される導電体層及び絶縁体層を含む積層体と、積層体の側面に沿って設けられるブロック絶縁層と、チャネル層と、ブロック絶縁層と、チャネル層との間に設けられる電荷蓄積層と、電荷蓄積層と、チャネル層との間に設けられるトンネル層と、を備え、電荷蓄積層は、Ａｌ、Ｍｏ、Ｎｂ、Ｈｆ、Ｚｒ、Ｔｉ、Ｂ、及びＰのうちの少なくとも１つと、Ｓｉと、Ｎと、を含む第１電荷蓄積層と、Ｓｉと、Ｎと、を含み、Ｓｉが、第１電荷蓄積層におけるＳｉの濃度である第１濃度より高い第２濃度で含有され、第１電荷蓄積層とトンネル層との間に設けられる第２電荷蓄積層と、Ｏを含み、第１電荷蓄積層と第２電荷蓄積層との間に設けられる誘電層と、を含む。
【図面の簡単な説明】
【０００６】
図１は、実施形態のメモリシステムの概略構成を示すブロック図である。
図２は、実施形態の半導体装置の概略構成を示すブロック図である。
図３は、実施形態の半導体装置の等価回路を示す回路図である。
図４は、実施形態の半導体装置の断面斜視構造を示す斜視図である。
図５は、実施形態のメモリピラーの断面構造を示す断面図である。
図６は、図５のＶＩ－ＶＩ線に沿った断面構造を示す断面図である。
図７は、比較例の半導体装置２００の一部の模式的な断面図である。
図８は、変形例の半導体装置１０の一部の模式的な断面図である。
図９は、変形例の半導体装置１０の一部の模式的な断面図である。
図１０は、実施形態の半導体装置の製造工程の一部を示す断面図である。
図１１は、実施形態の半導体装置の製造工程の一部を示す断面図である。
図１２は、実施形態の半導体装置の製造工程の一部を示す断面図である。
図１３は、実施形態の半導体装置の製造工程の一部を示す断面図である。
図１４は、実施形態の半導体装置の製造工程の一部を示す断面図である。
図１５は、実施形態の半導体装置の製造工程の一部を示す断面図である。
図１６は、実施形態の半導体装置の製造工程の一部を示す断面図である。
図１７は、実施形態の半導体装置の製造工程の一部を示す断面図である。
図１８は、実施形態の半導体装置の製造工程の一部を示す断面図である。
図１９は、実施形態の半導体装置の製造工程の一部を示す断面図である。
【発明を実施するための形態】
【０００７】
以下、添付図面を参照しながら本実施形態について説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。
【０００８】
本開示の実施形態に係る半導体装置１０は、半導体記憶装置として用いることができ、以下の説明においては、半導体記憶装置１０とも称する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。また、以下では、各図面には、Ｘ軸、Ｙ軸及びＺ軸を示すことがある。Ｘ軸、Ｙ軸及びＺ軸は、右手系の３次元の直交座標を形成する。以下、Ｘ軸の矢印方向をＸ軸前方、矢印とは逆方向をＸ軸後方と呼ぶことがある。その他の軸についても同様である。なお、Ｚ軸前方及びＺ軸後方を、それぞれ「上側」乃至「上方」及び「下側」乃至「下方」と呼ぶこともある。また、Ｚ軸方向を「積層方向」と呼ぶこともある。また、Ｘ軸、Ｙ軸又はＺ軸にそれぞれ直交する面を、ＹＺ面、ＺＸ面又はＸＹ面と呼ぶことがある。ただしこれら方向等は相対的位置関係を説明するために便宜的に用いられているものである。従ってこれら方向等は絶対的位置関係を規定するものではない。
【０００９】
＜実施形態＞
（メモリシステムの構成）
図１に示されるように、本実施形態に係るメモリシステムは、メモリコントローラ１、及び半導体装置１０を備えている。半導体装置１０は、ＮＡＮＤ型のフラッシュメモリとして構成される不揮発性の記憶装置である。メモリシステムはホストと接続可能である。ホストは例えばパーソナルコンピュータや携帯端末等の電子機器である。なお、図１では半導体装置１０が一つのみ図示されているが、メモリシステムには半導体装置１０が複数設けられていてもよい。
【００１０】
メモリコントローラ１は、ホストからの書き込みリクエストに従って半導体装置１０へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って半導体装置１０からのデータの読み出しを制御する。
（【００１１】以降は省略されています）

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