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公開番号2024130155
公報種別公開特許公報(A)
公開日2024-09-30
出願番号2023039708
出願日2023-03-14
発明の名称半導体記憶装置およびその製造方法
出願人キオクシア株式会社
代理人個人,個人,個人
主分類H10B 43/20 20230101AFI20240920BHJP()
要約【課題】メモリセルのオフリーク電流および基板の反りを抑制することができる半導体記憶装置およびその製造方法を提供する。
【解決手段】本実施形態による半導体記憶装置は、複数の電極膜と複数の第1絶縁膜とを第1方向に交互に積層して構成された積層体を備える。絶縁体柱は、積層体内を第1方向に貫通するホール内に、ホールの径方向に積層された第2絶縁膜および第3絶縁膜を含む。半導体層は、絶縁体柱の周囲に設けられている。第4絶縁膜は、半導体層の周囲に設けられている。第5絶縁膜は、第4絶縁膜の周囲に設けられている。第6絶縁膜は、第5絶縁膜の周囲に設けられている。第3絶縁膜の不純物濃度は、第2絶縁膜の不純物濃度よりも低い。
【選択図】図5
特許請求の範囲【請求項１】
複数の電極膜と複数の第１絶縁膜とを第１方向に交互に積層して構成された積層体と、
前記積層体内を前記第１方向に貫通するホール内に、該ホールの径方向に積層された第２絶縁膜および第３絶縁膜を含む絶縁体柱と、
前記絶縁体柱の周囲に設けられた半導体層と、
前記半導体層の周囲に設けられた第４絶縁膜と、
前記第４絶縁膜の周囲に設けられた第５絶縁膜と、
前記第５絶縁膜の周囲に設けられた第６絶縁膜とを備え、
前記第３絶縁膜の不純物濃度は、前記第２絶縁膜の不純物濃度よりも低い、半導体記憶装置。
続きを表示（約 1,100 文字）【請求項２】
前記第２絶縁膜は、前記第３絶縁膜よりも前記ホールの中心軸側に設けられており、
前記第３絶縁膜は、前記第２絶縁膜と前記半導体層との間に設けられている、請求項１に記載の半導体記憶装置。
【請求項３】
前記第３絶縁膜は、前記第２絶縁膜よりも前記ホールの中心軸側に設けられており、
前記第２絶縁膜は、前記第３絶縁膜と前記半導体層との間に設けられている、請求項１に記載の半導体記憶装置。
【請求項４】
前記第２および第３絶縁膜は、シリコン酸化膜であり、
前記不純物濃度は、窒素および炭素の濃度である、請求項１から請求項３のいずれか一項に記載の半導体記憶装置。
【請求項５】
前記第２絶縁膜の不純物濃度は、５×１０
１９
ｃｍ
－３
以上であり、
前記第３絶縁膜の不純物濃度は、５×１０
１９
ｃｍ
－３
未満である、請求項１に記載の半導体記憶装置。
【請求項６】
前記第２絶縁膜のフッ酸または熱リン酸によるエッチングレートは、前記第３絶縁膜のフッ酸または熱リン酸によるエッチングレートよりも高い、請求項１から請求項３のいずれか一項に記載の半導体記憶装置。
【請求項７】
前記絶縁体柱は、前記ホール内に前記第２絶縁膜、前記第３絶縁膜および第７絶縁膜を積層して構成されている、請求項１に記載の半導体記憶装置。
【請求項８】
前記第７絶縁膜は、前記第３絶縁膜よりも前記ホールの中心軸側に設けられており、
前記第３絶縁膜は、前記第２絶縁膜よりも前記ホールの中心軸側に設けられており、
前記第２絶縁膜は、前記第３絶縁膜と前記半導体層との間に設けられている、請求項７に記載の半導体記憶装置。
【請求項９】
前記絶縁体柱は、前記ホール内に前記第２絶縁膜、前記第３絶縁膜、第７絶縁膜および第８絶縁膜を積層して構成されている、請求項１に記載の半導体記憶装置。
【請求項１０】
前記第７絶縁膜は、前記第３絶縁膜よりも前記ホールの中心軸側に設けられており、
前記第３絶縁膜は、前記第８絶縁膜よりも前記ホールの中心軸側に設けられており、
前記第８絶縁膜は、前記第２絶縁膜よりも前記ホールの中心軸側に設けられており、
前記第２絶縁膜は、前記第８絶縁膜と前記半導体層との間に設けられている、請求項９に記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体記憶装置およびその製造方法に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
複数のメモリセルを三次元的に配列した立体型メモリセルアレイを備えるＮＡＮＤ型フラッシュメモリが開発されている。このようなメモリセルアレイには、積層された複数のワード線を貫通する柱状体が設けられている。柱状体の中心部には、絶縁材料からなるコア層が設けられている。このコア層が単一層の絶縁材料で形成されている場合、メモリセルのオフリーク電流および基板の反りが問題となっていた。
【先行技術文献】
【特許文献】
【０００３】
特表２０２２－５２９１６３号公報
特開２０２０－０４７６４２号公報
特開２０２２－１４５３１３号公報
特開２００４－２５３５２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリセルのオフリーク電流および基板の反りを抑制することができる半導体記憶装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本実施形態による半導体記憶装置は、複数の電極膜と複数の第１絶縁膜とを第１方向に交互に積層して構成された積層体を備える。絶縁体柱は、積層体内を第１方向に貫通するホール内に、ホールの径方向に積層された第２絶縁膜および第３絶縁膜を含む。半導体層は、絶縁体柱の周囲に設けられている。第４絶縁膜は、半導体層の周囲に設けられている。第５絶縁膜は、第４絶縁膜の周囲に設けられている。第６絶縁膜は、第５絶縁膜の周囲に設けられている。第３絶縁膜の不純物濃度は、第２絶縁膜の不純物濃度よりも低い。
【図面の簡単な説明】
【０００６】
第１実施形態に係る半導体記憶装置の構成例を示す断面図。
積層体を示す模式平面図。
３次元構造のメモリセルを例示する模式断面図。
３次元構造のメモリセルを例示する模式断面図。
第1実施形態による柱状体および積層体の一部を示す断面図。
第１実施形態によるアレイチップの製造方法を示す断面図。
図６に続く、製造方法を示す断面図。
図７に続く、製造方法を示す断面図。
図８に続く、製造方法を示す断面図。
第２実施形態による柱状体および積層体の一部を示す断面図。
第２実施形態によるアレイチップの製造方法を示す断面図。
図１１に続く、製造方法を示す断面図。
第３実施形態による柱状体および積層体の一部を示す断面図。
第３実施形態によるアレイチップの製造方法を示す断面図。
図１４に続く、製造方法を示す断面図。
第４実施形態による柱状体および積層体の一部を示す断面図。
第４実施形態によるアレイチップの製造方法を示す断面図。
図１７に続く、製造方法を示す断面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものである。明細書と図面において、同一の要素には同一の符号を付す。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る半導体記憶装置１の構成例を示す断面図である。以下、積層体２０の積層方向をＺ方向とする。Ｚ方向と交差、例えば、直交する１つの方向をＹ方向とする。Ｚ方向およびＹ方向のそれぞれと交差、例えば、直交する１つの方向をＸ方向とする。
【０００９】
半導体装置１は、メモリセルアレイを有するアレイチップ２と、ＣＭＯＳ回路を有するＣＭＯＳチップ３とを備えている。アレイチップ２とＣＭＯＳチップ３とは、貼合面Ｂ１において貼合されており、貼合面において接合された配線を介して互いに電気的に接続されている。図１では、ＣＭＯＳチップ３上にアレイチップ２が搭載された状態を示している。なお、本実施形態の半導体装置１は、アレイチップ２とＣＭＯＳチップ３とを貼合して構成されている。しかし、アレイチップ２とＣＭＯＳチップ３は同一基板上に連続して形成してもよい。
【００１０】
ＣＭＯＳチップ３は、基板３０と、トランジスタ３１と、ビア３２と、配線３３および３４と、層間絶縁膜３５とを備える。
（【００１１】以降は省略されています）

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